869幅全屏圖片。該觸摸屏采用指令集控制系統(tǒng)，只需對該屏傳輸相應(yīng)的指令代碼即可控制其相應(yīng)的顯示內(nèi)容，因此擴(kuò)大了適用范圍，可在不同軟件的操作下使用。
[0023]給FPGA內(nèi)核供電的電源采用AMS1117-1.2型號的正向低壓降穩(wěn)壓器，在1A電流下壓降為1.2V，因其內(nèi)部集成過熱保護(hù)和限流電路而成為低壓穩(wěn)壓電源的最佳選擇，夕卜部10 口供電采用TPS75733電壓轉(zhuǎn)換芯片，將5V電壓轉(zhuǎn)化為3.3V供電電壓，該芯片轉(zhuǎn)換速度快且具有熱關(guān)斷保護(hù)，功耗低；DSP的內(nèi)核供電電源采用TPS76818電壓轉(zhuǎn)換芯片，與TPS75733具有相同的優(yōu)良性能，10 口采用TPS75733電壓轉(zhuǎn)換芯片；用于RS485通信的光耦芯片6N137的5V供電電壓由直流電壓轉(zhuǎn)換器WRB2405YMD-6W提供，該轉(zhuǎn)換器散熱性能好，輸出的直流電壓脈動小且電磁兼容(EMC)性能良好，輸入24V，輸出為5V直流穩(wěn)定供電。
[0024]AD采樣功能模塊圖如圖2所示，AD采集的幾個電網(wǎng)量在進(jìn)入數(shù)模轉(zhuǎn)換通道前先經(jīng)過了 AD調(diào)理電路和采樣濾波電路進(jìn)行處理。圖中調(diào)理電路的第一個電阻R是為了將輸入的電流量轉(zhuǎn)化為電壓量，R1和C1為一階低通濾波電路，針對電網(wǎng)量的特性，設(shè)計時分別采用k級電阻和pF級電容，由放大器LM324作電壓跟隨器，實(shí)現(xiàn)前級低通濾波器功能；后級采樣濾波電路為了使模塊APF的補(bǔ)償效果更好，充分濾除更高次諧波的干擾，防止高次諧波進(jìn)入AD芯片，這里采用二階R2和C2構(gòu)成的低通濾波電壓跟隨系統(tǒng)，設(shè)計時分別采用k級電阻和uF級電容。
[0025]AD采樣模塊由DSP和FPGA的片選信號CS1、CS2和CS3對譯碼器芯片實(shí)現(xiàn)選通，通過地址位信息經(jīng)譯碼選通所需AD采樣芯片，AD芯片采樣完成標(biāo)志位BUSY1和BUSY3經(jīng)邏輯處理后分別送回DSP和FPGA中，此模塊實(shí)現(xiàn)原理簡單，可實(shí)現(xiàn)高效采樣，且十分便于擴(kuò)展；基于可編程FPGA的通信模塊包括的器件主要有RS485C0M (包括6N137光耦合器)以及SN65HVD32，可根據(jù)現(xiàn)場要求與人機(jī)操作界面實(shí)現(xiàn)RS485通信，可編程FPGA采用EP2C8Q208C8N芯片，利用該復(fù)雜可編程邏輯器件，可方便設(shè)計各種集成數(shù)字邏輯電路，本系統(tǒng)主要利用其實(shí)現(xiàn)FPGA與DSP之間的數(shù)據(jù)雙向傳輸和FPGA對電網(wǎng)系統(tǒng)的采樣等邏輯部分設(shè)計；液晶觸摸顯示屏模塊是FPGA與液晶屏之間的通信，F(xiàn)PGA采用基于485差分方式的串口通信協(xié)議將指令傳輸給液晶實(shí)現(xiàn)相關(guān)功能，達(dá)到正確顯示的目的，同時通過觸摸功能也能將數(shù)據(jù)從屏幕傳給FPGA從而實(shí)現(xiàn)全雙工滿足設(shè)備的通信要求；該系統(tǒng)的電源輔助模塊選用AMS1117、TPS75733和TPS76818和WRB2405YMD-6W實(shí)現(xiàn)標(biāo)準(zhǔn)的電源轉(zhuǎn)換及穩(wěn)壓，滿足系統(tǒng)設(shè)計所需的不同類型的電源要求。
[0026]ADS8556是高度集成的6通道、16位逼近型ADC，每通道的采樣率可達(dá)250KSPS，包含低噪聲、寬帶采樣保持放大器，以便處理輸入頻率高達(dá)8MHz的信號，且功耗比最接近的同類雙極性輸入ADC的功耗降低了 60%。其輸入信號范圍是±10V，避免了抬壓電路所帶來的誤差，簡化了信號調(diào)理電路。
[0027]ADS8556的管腳配置如圖3所示，其主要功能引腳都進(jìn)行了標(biāo)注。啟動轉(zhuǎn)換的信號CONVSTA、CONVSTB、C0NVSTC和片選信號CS#統(tǒng)一由DSP或FPGA發(fā)送過來的C0NVST和CS信號啟動，RD信號發(fā)送給DSP讀取數(shù)據(jù)，而從FPGA接收RD#信號讀取AD轉(zhuǎn)換的16位數(shù)據(jù)，BUSY信號從AD芯片傳輸至DSP和FPGA中提示轉(zhuǎn)化完成可進(jìn)行數(shù)據(jù)讀取操作。根據(jù)數(shù)據(jù)手冊的時序圖可知，啟動轉(zhuǎn)換信號C0NVST被拉高時才開始進(jìn)行AD處理，在進(jìn)行AD轉(zhuǎn)化的過程中C0NVST信號要始終保持高電平；BUSY信號由低被拉高時表示正在轉(zhuǎn)換，出現(xiàn)下降沿時表示轉(zhuǎn)換完成，此時6個輸出寄存器內(nèi)已保存了轉(zhuǎn)化好的數(shù)據(jù)待讀出，這里值得注意的是，BUSY被拉高時只能進(jìn)行當(dāng)前通道數(shù)據(jù)的AD轉(zhuǎn)換，此時不能從通道中傳輸新的數(shù)據(jù)；CS信號和RD#信號都是低有效，控制這兩個信號可對AD轉(zhuǎn)換數(shù)據(jù)進(jìn)行讀取，在DSP和FPGA的程序設(shè)置中可令CS信號始終為低，對RD的操作可如下進(jìn)行:要讀一個通道的數(shù)據(jù)時，將RD#拉低，讀完后拉高表示鎖存，要讀下一個通道時再置低，讀入后置高，這樣可以防止邏輯錯亂而導(dǎo)致各通道的數(shù)據(jù)誤讀出。ADS8556通過16位數(shù)據(jù)位與DSP和FPGA相連進(jìn)行數(shù)據(jù)傳輸，另外該AD需要的電源電平較多，如土 15V、+5V和+3.3V。
[0028]DSP-FPGA-D⑶S液晶屏系統(tǒng)的通信模塊框圖如圖4 (a)和圖4 (b)所示，從原理圖中可知，三者之間的信息傳輸是雙向的，即DSP可將數(shù)據(jù)通過FPGA傳遞至終端液晶屏顯示，用戶通過終端液晶觸摸屏輸入數(shù)據(jù)，該數(shù)據(jù)亦可經(jīng)由FPGA傳遞至DSP控制系統(tǒng)進(jìn)行相關(guān)操作，圖4 (a)和圖4 (b)的兩個通信圖分別為上述的數(shù)據(jù)傳遞的兩個雙向方向。DSP與FPGA通過16根數(shù)據(jù)線和9根地址線(0~19位的地址總線只用了其中的10~18位地址線)進(jìn)行通信，分別對應(yīng)圖中的D[0..15]和Address[10..18]，DSP芯片有專門的讀/寫訪問外部設(shè)備的讀/寫選通信號XRD/XWE，和片選信號CS (本控制板設(shè)計為選通Zone6和Zone7，因而外連管腳為XZCS6ANDCS7#)與FPGA相連；FPGA與DCTJS液晶通過485差分通信口連接，通信方式為串口通信，由于485通信比232通信穩(wěn)定且串口通信抗外界干擾尤其是電磁干擾能力強(qiáng)，因而本控制板選用485通信。當(dāng)DSP將AD轉(zhuǎn)化輸出的數(shù)據(jù)傳遞至終端液晶時，XWE寫選通信號有效，DSP將數(shù)據(jù)和對應(yīng)的地址口通過數(shù)據(jù)總線和地址總線傳給FPGA，例如:APF直流側(cè)電容電壓保存在地址位為0x00800的寄存器中，A相逆變側(cè)輸出電流保存在地址位為OxOOcOO的寄存器中，F(xiàn)PGA將相應(yīng)的數(shù)據(jù)分別從相應(yīng)的寄存器中讀入FPGA的內(nèi)部RAM，從RAM中讀出要顯示的數(shù)據(jù)，通過485通信接口 485A和485B將數(shù)據(jù)逐位傳給液晶屏，在Quartus II環(huán)境下定義tx_control模塊控制激活其發(fā)送功能，如圖所示，在終端上顯示直流側(cè)電壓、逆變側(cè)輸出的補(bǔ)償電流、IGBT模塊的溫度等數(shù)據(jù)；同理，用戶從終端界面鍵入數(shù)據(jù)控制DSP的運(yùn)行，由于迪文DGUS液晶觸摸屏具有觸摸鍵值自動上傳至485通信口的功能，因而該鍵值傳遞至FPGA，F(xiàn)PGA通過定義rx_control模塊控制激活其接收功能，鍵值逐位傳遞，F(xiàn)PGA將返回的鍵值送入DSP對應(yīng)的地址口，DSP程序接收到該數(shù)據(jù)實(shí)現(xiàn)相應(yīng)的功能，如圖所示，用戶在液晶界面鍵入開關(guān)機(jī)和開始、關(guān)閉補(bǔ)償?shù)牟僮?，DSP會控制IGBT開關(guān)進(jìn)行直流側(cè)PWM整流和逆變側(cè)發(fā)出補(bǔ)償電流等操作，雖然RS485是半雙工通信，但通過在FPGA中的建模編程實(shí)現(xiàn)全雙工通信，即系統(tǒng)執(zhí)行發(fā)送指令時，接收功能處于等待階段，當(dāng)接收指令的標(biāo)志位使能時，系統(tǒng)即可關(guān)閉發(fā)送功能，啟動接收指令，這樣的設(shè)計，既滿足裝置的控制要求，又保證通信系統(tǒng)的穩(wěn)定運(yùn)行。
【主權(quán)項(xiàng)】
1.一種基于DSP+FPGA的雙核逆變器模塊通信系統(tǒng)的控制電路板，其特征在于，包括AD采樣模塊；所述AD采樣模塊與DSP處理器連接；所述DSP處理器與FPGA連接；所述FPGA與通信模塊連接；所述通信模塊與顯示模塊、輔助電源模塊連接；所述輔助電源模塊與FPGA、DSP處理器、AD采樣模塊、顯示模塊連接。2.根據(jù)權(quán)利要求1所述的基于DSP+FPGA的雙核逆變器模塊通信系統(tǒng)的控制電路板，其特征在于，所述AD采樣模塊包括調(diào)理模塊和與所述調(diào)理模塊連接的采樣濾波模塊。3.根據(jù)權(quán)利要求1所述的基于DSP+FPGA的雙核逆變器模塊通信系統(tǒng)的控制電路板，其特征在于，所述DSP處理器采用TMS320F2812定點(diǎn)32位芯片。4.根據(jù)權(quán)利要求1所述的基于DSP+FPGA的雙核逆變器模塊通信系統(tǒng)的控制電路板，其特征在于，所述FPGA采用EP2C8Q208型可編程邏輯元器件。5.根據(jù)權(quán)利要求1所述的基于DSP+FPGA的雙核逆變器模塊通信系統(tǒng)的控制電路板，其特征在于，所述通信模塊采用SN65HVD485ED芯片。6.根據(jù)權(quán)利要求1所述的基于DSP+FPGA的雙核逆變器模塊通信系統(tǒng)的控制電路板，其特征在于，所述顯示模塊采用DMT48270T043_18W的4.3寸D⑶S液晶屏。
【專利摘要】本實(shí)用新型公開了一種基于DSP+FPGA的雙核逆變器模塊通信系統(tǒng)的控制電路板，包括AD采樣模塊；所述AD采樣模塊與DSP處理器連接；所述DSP處理器與FPGA連接；所述FPGA與通信模塊連接；所述通信模塊與顯示模塊、輔助電源模塊連接；所述輔助電源模塊與FPGA、DSP處理器、AD采樣模塊、顯示模塊連接。本實(shí)用新型在保證主控制系統(tǒng)高速運(yùn)行的前提下，減小了逆變器模塊的體積，提供了較優(yōu)的人機(jī)交互界面，為用戶操作帶來方便。
【IPC分類】H02J3/01, H02M7/48
【公開號】CN205081473
【申請?zhí)枴緾N201520902298
【發(fā)明人】羅安, 岳雨霏, 何志興, 胡祺勇, 王科新, 閔俊, 郭鵬
【申請人】湖南大學(xué)
【公開日】2016年3月9日
【申請日】2015年11月13日