本發(fā)明涉及一種開(kāi)關(guān)電源的控制電路，特別是涉及一種開(kāi)關(guān)電源的驅(qū)動(dòng)延遲控制電路。

背景技術(shù)：

眾所周知，在開(kāi)關(guān)電源電路由交流電供電時(shí)，需要輸入電流相位與輸入電壓相位一致，以得到較高的功率因數(shù)和較低的輸入電流諧波失真。

對(duì)于傳統(tǒng)的開(kāi)關(guān)電源控制電路，在恒流輸出時(shí)，電感工作在臨界導(dǎo)通模式，通過(guò)導(dǎo)通功率開(kāi)關(guān)控制輸入電源對(duì)電感充電，使每個(gè)開(kāi)關(guān)周期電感充電電流峰值與此時(shí)交流電源電壓幅度成正比，以實(shí)現(xiàn)對(duì)輸入電流相位的控制，通過(guò)斷開(kāi)功率開(kāi)關(guān)控制電感對(duì)負(fù)載的放電。

但由于功率開(kāi)關(guān)占空比與電感充電電流峰值有關(guān)，且影響輸入電流值，導(dǎo)致輸入電流諧波失真較高，通常超過(guò)15％，因此，現(xiàn)有的開(kāi)關(guān)電源控制電路已越來(lái)越不能滿足用戶的需要。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問(wèn)題是為了克服現(xiàn)有技術(shù)中的開(kāi)關(guān)電源控制電路影響輸入電流值導(dǎo)致輸入電流諧波失真較高的缺陷，提供一種開(kāi)關(guān)電源的驅(qū)動(dòng)延遲控制電路。

本發(fā)明是通過(guò)下述技術(shù)方案來(lái)解決上述技術(shù)問(wèn)題的：

本發(fā)明提供一種開(kāi)關(guān)電源的驅(qū)動(dòng)延遲控制電路，其特點(diǎn)在于，其包括一跨導(dǎo)模塊、一積分模塊、一比較器和一邏輯模塊：

該跨導(dǎo)模塊用于接收一該開(kāi)關(guān)電源傳輸來(lái)的相位信號(hào)和一基準(zhǔn)電壓，并根據(jù)該相位信號(hào)的電壓值和該基準(zhǔn)電壓獲得一第一積分電流和一第二積分電流；

該積分模塊用于在該開(kāi)關(guān)電源傳輸來(lái)的消磁檢測(cè)信號(hào)和該邏輯模塊傳輸來(lái)的放電控制信號(hào)控制下對(duì)該第一積分電流和該第二積分電流進(jìn)行積分以獲得一積分電壓；

該比較器用于將該積分電壓與一閾值電平進(jìn)行比較，獲得一比較信號(hào)；

該邏輯模塊用于接收該比較信號(hào)和該開(kāi)關(guān)電源傳輸來(lái)的消磁檢測(cè)信號(hào)，對(duì)該比較信號(hào)和該消磁檢測(cè)信號(hào)進(jìn)行運(yùn)算以獲得一驅(qū)動(dòng)延遲信號(hào)，并將該驅(qū)動(dòng)延遲信號(hào)傳輸至該開(kāi)關(guān)電源，以控制該開(kāi)關(guān)電源的功率開(kāi)關(guān)導(dǎo)通。

較佳地，該跨導(dǎo)模塊包括一第一負(fù)反饋電路、一第二負(fù)反饋電路、一第一電流鏡、一第二電流鏡和一第三電流鏡；

該第一負(fù)反饋電路的輸入端作為該跨導(dǎo)模塊的第一輸入端接收該相位信號(hào)、輸出端電連接該第一電流鏡的輸入端，該第一電流鏡的輸出端電連接該第二電流鏡的輸入端，該第二電流鏡的輸出端作為該跨導(dǎo)模塊的第一輸出端輸出該第一積分電流；

該第二負(fù)反饋電路的輸入端作為該跨導(dǎo)模塊的第二輸入端接收該基準(zhǔn)電壓、輸出端電連接該第三電流鏡的輸入端，該第三電流鏡的輸出端作為該跨導(dǎo)模塊的第二輸出端輸出該第二積分電流。

較佳地，該第一負(fù)反饋電路包括一第一放大器、一第一晶體管和一第一電阻，該第一電流鏡包括一第二晶體管和一第三晶體管，該第二電流鏡包括一第四晶體管和一第五晶體管；

該第一放大器的同相輸入端作為該第一負(fù)反饋電路的輸入端接收該相位信號(hào)、反相輸入端電連接該第一晶體管的源極、輸出端電連接該第一晶體管的柵極，該第一晶體管的漏極作為該第一負(fù)反饋電路的輸出端、源極電連接該第一電阻的一端，該第一電阻的另一端接地；

該第二晶體管的柵極與漏極電連接，且與該第三晶體管的柵極電連接，該第二晶體管的漏極構(gòu)成該第一電流鏡的輸入端，該第二晶體管的源極電連接電源，該第三晶體管的源極電連接該電源、漏極作為該第一電流鏡的輸出端；

該第四晶體管的柵極與漏極電連接，且與該第五晶體管的柵極電連接，該第四晶體管的漏極構(gòu)成該第二電流鏡的輸入端，該第四晶體管的源極接地，該第五晶體管的源極接地、漏極作為該第二電流鏡的輸出端輸出該第一積分電流；

該第二負(fù)反饋電路包括一第二放大器、一第六晶體管和一第二電阻，該第三電流鏡包括一第七晶體管和一第八晶體管；

該第二放大器的同相輸入端作為該第二負(fù)反饋電路的輸入端接收該基準(zhǔn)電壓、反相輸入端電連接該第六晶體管的源極、輸出端電連接該第六晶體管的柵極，該第六晶體管的漏極作為該第二負(fù)反饋電路的輸出端、源極電連接該第二電阻的一端，該第二電阻的另一端接地；

該第七晶體管的柵極與漏極電連接，且與該第八晶體管的柵極電連接，該第七晶體管的漏極構(gòu)成該第三電流鏡的輸入端，該第七晶體管的源極電連接該電源，該第八晶體管的源極電連接該電源、漏極作為該第三電流鏡的輸出端輸出該第二積分電流。

較佳地，該第一晶體管、該第四晶體管、該第五晶體管和該第六晶體管均為NMOS管(N型MOS管，MOS管是指金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管)，該第二晶體管、該第三晶體管、該第七晶體管和該第八晶體管均為PMOS管(P型MOS管)。

較佳地，該積分模塊包括一第九晶體管、一第十晶體管和一積分電容，該第九晶體管的源極作為該積分模塊的第二輸入端接收該第二積分電流、柵極作為該積分模塊的第三輸入端接收該消磁檢測(cè)信號(hào)、漏極與該第十晶體管的漏極電連接，該第十晶體管的源極作為該積分模塊的第一輸入端接收該第一積分電流、柵極作為該積分模塊的第四輸入端接收該放電控制信號(hào)、漏極作為該積分模塊的輸出端輸出該積分電壓且與該積分電容的一端電連接，該積分電容的另一端接地。

較佳地，該第九晶體管為PMOS管，該第十晶體管為NMOS管。

較佳地，該邏輯模塊包括一第一與非門和一第二與非門，該第一與非門 的一輸入端與該第二與非門的輸出端電連接、另一輸入端作為該邏輯模塊的第一輸入端接收該消磁檢測(cè)信號(hào)、輸出端作為該邏輯模塊的第一輸出端輸出該驅(qū)動(dòng)延遲信號(hào)且與該第二與非門的一輸入端電連接，該第二與非門的另一輸入端作為該邏輯模塊的第二輸入端接收該比較信號(hào)、輸出端作為該邏輯模塊的第二輸出端輸出該放電控制信號(hào)。

較佳地，該消磁檢測(cè)信號(hào)在該開(kāi)關(guān)電源的電感對(duì)負(fù)載放電過(guò)程中為低電平，其余時(shí)間為高電平。

較佳地，該相位信號(hào)的電壓幅度按交流電源輸入的電壓幅度等比例變化。

較佳地，該驅(qū)動(dòng)延遲控制電路還包括一電平校正模塊，該電平校正模塊用于接收該開(kāi)關(guān)電源傳輸來(lái)的占空比控制信號(hào)和該相位信號(hào)，根據(jù)該占空比控制信號(hào)和該相位信號(hào)進(jìn)行校正以輸出一校正信號(hào)；

該跨導(dǎo)模塊用于接收該校正信號(hào)，而不接收該相位信號(hào)。

較佳地，該電平校正模塊包括一第十一晶體管、一第十二晶體管、一校正電阻和一校正電容，該第十一晶體管的源極作為該電平校正模塊的第一輸入端接收該相位信號(hào)、柵極作為該電平校正模塊的第二輸入端接收該占空比控制信號(hào)、漏極同時(shí)與該校正電阻的一端和該第十二晶體管的漏極電連接，該第十二晶體管的柵極電連接該第十一晶體管的柵極、源極接地，該校正電阻的另一端作為該電平校正模塊的輸出端輸出該校正信號(hào)、且與該校正電容的一端電連接，該校正電容的另一端接地。

較佳地，該第十一晶體管為PMOS管，該第十二晶體管為NMOS管。

較佳地，該電平校正模塊還包括一相位調(diào)整電阻，該相位調(diào)整電阻的一端與該第十一晶體管的源極電連接、另一端與該校正電容未接地的一端電連接。

較佳地，當(dāng)該功率開(kāi)關(guān)導(dǎo)通時(shí)，該占空比控制信號(hào)為低電平；當(dāng)該功率開(kāi)關(guān)斷開(kāi)時(shí)，該占空比控制信號(hào)為高電平。

在符合本領(lǐng)域常識(shí)的基礎(chǔ)上，上述各優(yōu)選條件，可任意組合，即得本發(fā) 明各較佳實(shí)例。

本發(fā)明的積極進(jìn)步效果在于：

本發(fā)明提供的開(kāi)關(guān)電源驅(qū)動(dòng)延遲控制電路，以使開(kāi)關(guān)電源的開(kāi)關(guān)每個(gè)周期延遲導(dǎo)通，從而使電感電流工作在斷續(xù)模式，延遲導(dǎo)通的時(shí)間跟隨交流輸入電壓的相位變化，使功率開(kāi)關(guān)占空比與電感充電電流峰值無(wú)關(guān)，可以顯著地降低輸入電流諧波失真，并且可以降低功率開(kāi)關(guān)損耗，進(jìn)而提高開(kāi)關(guān)電源的工作效率。

附圖說(shuō)明

圖1為本發(fā)明較佳實(shí)施例的開(kāi)關(guān)電源的驅(qū)動(dòng)延遲控制電路的電路圖。

圖2為本發(fā)明較佳實(shí)施例的開(kāi)關(guān)電源的驅(qū)動(dòng)延遲控制電路的信號(hào)波形示意圖。

具體實(shí)施方式

下面結(jié)合附圖給出本發(fā)明較佳實(shí)施例，以詳細(xì)說(shuō)明本發(fā)明的技術(shù)方案。

如圖1所示，本實(shí)施例提供一種開(kāi)關(guān)電源的驅(qū)動(dòng)延遲控制電路，其接收來(lái)自開(kāi)關(guān)電源的消磁檢測(cè)信號(hào)DEMb和相位信號(hào)Vph，并輸出驅(qū)動(dòng)延遲信號(hào)DRV至該開(kāi)關(guān)電源，根據(jù)該相位信號(hào)Vph的電壓值，調(diào)節(jié)消磁檢測(cè)信號(hào)DEMb到驅(qū)動(dòng)延遲信號(hào)DRV之間的延遲時(shí)間，使得開(kāi)關(guān)電源的功率開(kāi)關(guān)在每個(gè)開(kāi)關(guān)周期延遲導(dǎo)通，從而使得電感電流工作在斷續(xù)模式，延遲導(dǎo)通的時(shí)間跟隨交流輸入電壓的相位變化，使功率開(kāi)關(guān)占空比與電感充電電流峰值無(wú)關(guān)，可以顯著地降低輸入電流諧波失真，典型應(yīng)用條件下可以低于5％，并且可以降低功率開(kāi)關(guān)損耗，進(jìn)而提高開(kāi)關(guān)電源的工作效率。

該開(kāi)關(guān)電源的驅(qū)動(dòng)延遲控制電路包含一跨導(dǎo)模塊101、一積分模塊102、一比較器103、一邏輯模塊104和一電平校正模塊105。

下面具體介紹各電路模塊的功能：

該電平校正模塊105用于接收該開(kāi)關(guān)電源傳輸來(lái)的占空比控制信號(hào)DU 和相位信號(hào)Vph，根據(jù)該占空比控制信號(hào)DU和該相位信號(hào)Vph進(jìn)行校正以輸出一校正信號(hào)Vd，并將該校正信號(hào)Vd傳輸至該跨導(dǎo)模塊101的輸入端。

該跨導(dǎo)模塊101用于接收該校正信號(hào)Vd和一基準(zhǔn)電壓Vref，并根據(jù)該相位信號(hào)Vph的電壓值和該基準(zhǔn)電壓Vref獲得一第一積分電流CUR1和一第二積分電流CUR2。

該積分模塊102用于在該開(kāi)關(guān)電源傳輸來(lái)的消磁檢測(cè)信號(hào)DEMb和該邏輯模塊傳輸來(lái)的放電控制信號(hào)Dischg控制下對(duì)該第一積分電流CUR1和該第二積分電流CUR2進(jìn)行積分以獲得一積分電壓Vint。

該比較器103用于將該積分電壓Vint與一閾值電平Vth進(jìn)行比較，獲得一比較信號(hào)Vc。

該邏輯模塊104用于接收該比較信號(hào)Vc和該開(kāi)關(guān)電源傳輸來(lái)的消磁檢測(cè)信號(hào)DEMb，對(duì)該比較信號(hào)Vc和該消磁檢測(cè)信號(hào)DEMb進(jìn)行運(yùn)算以獲得一驅(qū)動(dòng)延遲信號(hào)DRV，并將該驅(qū)動(dòng)延遲信號(hào)DRV傳輸至該開(kāi)關(guān)電源，以控制該開(kāi)關(guān)電源的功率開(kāi)關(guān)導(dǎo)通。

上面具體介紹了該驅(qū)動(dòng)延遲控制電路包括的電路模塊和各電路模塊所具備的功能，下面詳細(xì)介紹各電路模塊的具體電路結(jié)構(gòu)：

該電平校正模塊105包括一第十一PMOS M11、一第十二NMOS M12、一校正電阻Rd和一校正電容Cd，該第十一PMOS M11的源極作為該電平校正模塊105的第一輸入端接收該相位信號(hào)Vph、柵極作為該電平校正模塊105的第二輸入端接收該開(kāi)關(guān)電源傳輸來(lái)的占空比控制信號(hào)DU、漏極同時(shí)與該校正電阻Rd的一端和該第十二NMOS M12的漏極電連接，該第十二NMOS M12的柵極與該第十一PMOS M11的柵極電連接(即接收該占空比控制信號(hào)DU)、源極接地，該校正電阻Rd的另一端作為該電平校正模塊105的輸出端輸出該校正信號(hào)Vd、且與該校正電容Cd的一端電連接，該校正電容Cd的另一端接地。

該電平校正模塊105還包括一相位調(diào)整電阻Rph，該相位調(diào)整電阻Rph的一端與該第十一PMOS M11的源極電連接、另一端與該校正電容Cd未接 地的一端電連接。

該跨導(dǎo)模塊101包括一第一負(fù)反饋電路、一第二負(fù)反饋電路、一第一電流鏡、一第二電流鏡和一第三電流鏡。

其中，該第一負(fù)反饋電路的輸入端作為該跨導(dǎo)模塊101的第一輸入端接收該相位信號(hào)、輸出端電連接該第一電流鏡的輸入端，該第一電流鏡的輸出端電連接該第二電流鏡的輸入端，該第二電流鏡的輸出端作為該跨導(dǎo)模塊101的第一輸出端輸出該第一積分電流。

該第二負(fù)反饋電路的輸入端作為該跨導(dǎo)模塊101的第二輸入端接收該基準(zhǔn)電壓、輸出端電連接該第三電流鏡的輸入端，該第三電流鏡的輸出端作為該跨導(dǎo)模塊101的第二輸出端輸出該第二積分電流。

具體地，該第一負(fù)反饋電路包括一第一放大器AMP1、一第一NMOS M1和一第一電阻R1，該第一電流鏡包括一第二PMOS M2和一第三PMOS M3，該第二電流鏡包括一第四NMOS M4和一第五NMOS M5；該第二負(fù)反饋電路包括一第二放大器AMP2、一第六NMOS M6和一第二電阻R2，該第三電流鏡包括一第七PMOS M7和一第八PMOS M8。

其中，該第一放大器AMP1的同相輸入端作為該第一負(fù)反饋電路的輸入端接收該校正信號(hào)Vd、反相輸入端電連接該第一NMOS M1的源極、輸出端電連接該第一NMOS M1的柵極，該第一NMOS M1的漏極作為該第一負(fù)反饋電路的輸出端、源極電連接該第一電阻R1的一端，該第一電阻R1的另一端接地。

該第二PMOS M2的柵極與漏極電連接、且與該第三PMOS M3的柵極電連接，該第二PMOS M2的漏極構(gòu)成該第一電流鏡的輸入端，該第二PMOS M2的源極電連接電源，該第三PMOS M3的源極電連接該電源、漏極作為該第一電流鏡的輸出端。

該第四NMOS M4的柵極與漏極電連接、且與該第五NMOS M5的柵極電連接，該第四NMOS M4的漏極構(gòu)成該第二電流鏡的輸入端，該第四NMOS M4的源極接地，該第五NMOS M5的源極接地、漏極作為該第二電流鏡的 輸出端輸出該第一積分電流CUR1。

該第二放大器AMP2的同相輸入端作為該第二負(fù)反饋電路的輸入端接收該基準(zhǔn)電壓Vref、反相輸入端電連接該第六NMOS M6的源極、輸出端電連接該第六NMOS M6的柵極，該第六NMOS M6的漏極作為該第二負(fù)反饋電路的輸出端、源極電連接該第二電阻R2的一端，該第二電阻R2的另一端接地。

該第七PMOS M7的柵極與漏極電連接、且與該第八PMOS M8的柵極電連接，該第七PMOS M7的漏極構(gòu)成該第三電流鏡的輸入端，該第七PMOS M7的源極電連接該電源，該第八PMOS M8的源極電連接該電源、漏極作為該第三電流鏡的輸出端輸出該第二積分電流CUR2。

該積分模塊102包括一第九PMOS M9、一第十NMOS M10和一積分電容Cint，該第九PMOS M9的源極作為該積分模塊102的第二輸入端接收該第二積分電流CUR2、柵極作為該積分模塊102的第三輸入端接收該消磁檢測(cè)信號(hào)DEMb、漏極與該第十NMOS M10的漏極電連接，該第十NMOS M10的源極作為該積分模塊102的第一輸入端接收該第一積分電流CUR1、柵極作為該積分模塊102的第四輸入端接收該放電控制信號(hào)Dischg、漏極作為該積分模塊102的輸出端輸出該積分電壓Vint、且與該積分電容Cint的一端電連接，該積分電容Cint的另一端接地。

該邏輯模塊104包括一第一與非門G1和一第二與非門G2，該第一與非門G1的一輸入端與該第二與非門G2的輸出端電連接、另一輸入端作為該邏輯模塊104的第一輸入端接收該消磁檢測(cè)信號(hào)DEMb、輸出端作為該邏輯模塊104的第一輸出端輸出該驅(qū)動(dòng)延遲信號(hào)DRV且和該第二與非門G2的一輸入端電連接，該第二與非門G2的另一輸入端作為該邏輯模塊104的第二輸入端接收該積分電壓Vint、輸出端作為該邏輯模塊104的第二輸出端輸出該放電控制信號(hào)Dischg。

本發(fā)明的工作原理如下：

對(duì)于典型的開(kāi)關(guān)電源電路，當(dāng)開(kāi)關(guān)電源控制電路控制功率開(kāi)關(guān)導(dǎo)通時(shí)， 輸入電源對(duì)電感充電，電感磁通增加，電感電流增加，當(dāng)開(kāi)關(guān)電源控制電路控制功率開(kāi)關(guān)斷開(kāi)，電感對(duì)負(fù)載放電，電感磁通減小，電感電流減小。附圖2(a)給出了電感磁通Φ的變化示意圖。

對(duì)于交流電源輸入，輸入電壓幅度按照輸入電壓相位θ的正弦規(guī)律變化，每個(gè)開(kāi)關(guān)周期電感充電的電流幅度跟隨輸入電壓幅度，同樣按照相位θ的正弦規(guī)律變化，圖2中左半部分波形對(duì)應(yīng)相位θ接近0°的情況，此時(shí)輸入電壓幅度較低，開(kāi)關(guān)電源每個(gè)開(kāi)關(guān)周期對(duì)電感充電的電流幅度也較低，即電感磁通量Φ在相位θ附近每個(gè)開(kāi)關(guān)周期的峰值幅度Φp(θ)較低。圖2中右半部分波形對(duì)應(yīng)相位θ接近90°的情況，此時(shí)輸入電壓幅度較高，開(kāi)關(guān)電源每個(gè)開(kāi)關(guān)周期對(duì)電感充電的電流幅度也較高，即電感磁通量Φ在相位θ附近每個(gè)開(kāi)關(guān)周期的峰值幅度Φp(θ)較高。

開(kāi)關(guān)電源控制電路對(duì)電感放電狀態(tài)進(jìn)行檢測(cè)，在電感對(duì)負(fù)載放電過(guò)程中，消磁檢測(cè)信號(hào)DEMb為低電平，其余時(shí)間DEMb為高電平，附圖2(b)給出了消磁檢測(cè)信號(hào)DEMb隨電感磁通變化的示意圖。

相位信號(hào)Vph(θ)電壓幅度按交流電源輸入電壓幅度變化，即Vph(θ)＝Vph_max*sin(θ)，其中Vph_max對(duì)應(yīng)θ為90°時(shí)的相位信號(hào)Vph(θ)。

開(kāi)關(guān)電源電路的輸入電流Iin與Φp(θ)及功率開(kāi)關(guān)控制信號(hào)的占空比DUTY有關(guān)，即Iin∝DUTY(θ)·Φp(θ)＝DUTY(θ)·Φp_max·sin(θ)，其中Φp_max對(duì)應(yīng)θ為90°時(shí)的Φp(θ)。注意到輸入電流Iin的表達(dá)式中，除了sin(θ)之外還有一個(gè)乘積項(xiàng)DUTY(θ)，即輸入電流Iin存在高次諧波的成分。對(duì)于傳統(tǒng)開(kāi)關(guān)電源電路，對(duì)輸入電流Iin表達(dá)式做傅里葉展開(kāi)，可以計(jì)算出輸入電流Iin的THD(諧波失真)在15％左右，與儀器測(cè)量結(jié)果一致。

本發(fā)明的延遲控制電路根據(jù)消磁檢測(cè)信號(hào)DEMb的信息，以及相位信號(hào)Vph(θ)信息，產(chǎn)生一個(gè)隨相位θ變化的延遲時(shí)間，使功率開(kāi)關(guān)控制信號(hào)的占空比DUTY不隨輸入電壓相位θ變化，因此有Iin∝DUTY·Φp_max·sin(θ)∝sin(θ)，即開(kāi)關(guān)電源電路輸入電流的相位完全跟隨輸入電壓，不存在高次諧波的成分。對(duì)輸入電流Iin表達(dá)式做傅里葉展開(kāi)， 可以計(jì)算出輸入電流Iin的THD為0％。但實(shí)際的電路系統(tǒng)中，由于存在驅(qū)動(dòng)延時(shí)、電感漏磁等非理想因素，實(shí)際儀器測(cè)量THD在5％左右。本發(fā)明的延遲控制電路消除了最主要的失真成分，實(shí)現(xiàn)較低的輸入電流諧波失真。

根據(jù)開(kāi)關(guān)電源電路基本理論，功率開(kāi)關(guān)控制信號(hào)的占空比DUTY與輸入電源電壓有效值和輸出負(fù)載電壓有關(guān)，本發(fā)明的延遲電路通過(guò)電平校正模塊104對(duì)相位信號(hào)Vph進(jìn)行校正得到校正信號(hào)Vd，使得延遲電路產(chǎn)生的延遲時(shí)間自動(dòng)適應(yīng)不同的輸入電源電壓有效值以及不同的輸出負(fù)載電壓值。

附圖1的實(shí)施例中，占空比控制信號(hào)DU控制第十一PMOS M11和第十二NMOS M12交替導(dǎo)通，對(duì)相位信號(hào)Vph進(jìn)行調(diào)制，校正電阻Rd與校正電容Cd構(gòu)成低通濾波器，對(duì)調(diào)制后的相位信號(hào)Vph濾波得到校正信號(hào)Vd。

當(dāng)開(kāi)關(guān)電源電路的電感有2組繞組時(shí)，充電電流流過(guò)原邊繞組和交流電源，放電電流流過(guò)副邊繞組和負(fù)載，形成變壓器隔離，此時(shí)占空比控制信號(hào)DU可以設(shè)計(jì)為功率開(kāi)關(guān)控制信號(hào)的反相，即功率開(kāi)關(guān)導(dǎo)通時(shí)占空比控制信號(hào)DU為低電平，功率開(kāi)關(guān)斷開(kāi)時(shí)占空比控制信號(hào)DU為高電平。

當(dāng)開(kāi)關(guān)電源電路的電感有1組繞組時(shí)，占空比控制信號(hào)DU可以設(shè)計(jì)為功率開(kāi)關(guān)控制信號(hào)的同相，即功率開(kāi)關(guān)導(dǎo)通時(shí)占空比控制信號(hào)DU為高電平，功率開(kāi)關(guān)斷開(kāi)時(shí)占空比控制信號(hào)DU為低電平。

附圖1的實(shí)施例中，第二放大器AMP2、第六NMOS M6和第二電阻R2構(gòu)成第二負(fù)反饋結(jié)構(gòu)，第二電阻R2的電流為Vref/R2，第七PMOS M7和第八PMOS M8構(gòu)成電流鏡，假設(shè)電流鏡增益為K7，得到第二積分電流CUR2＝Vref*K7/R2。

第一放大器AMP1、第一NMOS M1和第一電阻R1構(gòu)成第一負(fù)反饋結(jié)構(gòu)，第一電阻R1的電流為Vd/R1，第二PMOS M2和第三PMOS M3構(gòu)成電流鏡，假設(shè)電流鏡增益為K2，第四NMOS M4和第五NMOS M5構(gòu)成電流鏡，假設(shè)電流鏡增益為K4，得到第二積分電流CUR1＝Vd*K2*K4/R1。

通過(guò)調(diào)節(jié)K7、K2、K4、R2、R1的取值，可以等比例地調(diào)節(jié)所有相位θ條件下的延遲時(shí)間，可以設(shè)計(jì)成在θ為90°時(shí)延遲時(shí)間為零，從而使功率開(kāi) 關(guān)的開(kāi)關(guān)切換損耗降至最低。采用這種設(shè)計(jì)可以使開(kāi)關(guān)電源系統(tǒng)引入了本發(fā)明的延遲控制電路后獲得更高的轉(zhuǎn)換效率。

消磁檢測(cè)信號(hào)DEMb為低電平時(shí)，第九PMOS M9導(dǎo)通，第二積分電流CUR2對(duì)積分電容Cint充電，使積分電壓Vint上升。

消磁檢測(cè)信號(hào)DEMb下降沿觸發(fā)邏輯模塊104動(dòng)作，第一與非門G1輸出高電平，第二與非門G2輸出放電控制信號(hào)Dischg低電平，第十NMOS M10導(dǎo)通，第一積分電流CUR1對(duì)積分電容Cint放電，使積分電壓Vint下降。

當(dāng)積分電壓Vint下降至低于閾值電平Vth時(shí)，比較器CMP 103輸出翻轉(zhuǎn)，比較信號(hào)Vc變?yōu)榈碗娖剑俅斡|發(fā)邏輯模塊104動(dòng)作，第二與非門G2輸出放電控制信號(hào)Dischg高電平，第十NMOS M10斷開(kāi)。同時(shí)第一與非門G1輸出變?yōu)榈碗娖?，即?qū)動(dòng)延遲信號(hào)DRV出現(xiàn)下降沿跳變。開(kāi)關(guān)電源電路可以根據(jù)驅(qū)動(dòng)延遲信號(hào)DRV的下降沿跳變控制功率開(kāi)關(guān)導(dǎo)通，開(kāi)啟下一個(gè)周期對(duì)電感的充放電。

附圖2(c)給出了積分電壓Vint的示意圖。積分電容Cint放電時(shí)間與積分電容Cint充電的幅度成正比，且與相位信號(hào)Vph的幅度成反比。由于積分電容Cint充電的幅度與消磁檢測(cè)信號(hào)DEMb低電平時(shí)間即電感消磁時(shí)間成正比，即與sin(θ)成正比，而相位信號(hào)Vph也與sin(θ)成正比，因此兩處sin(θ)相互抵消，使積分電容Cint放電時(shí)間與θ無(wú)關(guān)，從而實(shí)現(xiàn)了功率開(kāi)關(guān)控制信號(hào)的占空比DUTY不隨輸入電壓相位θ變化。

雖然以上描述了本發(fā)明的具體實(shí)施方式，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，這些僅是舉例說(shuō)明，本發(fā)明的保護(hù)范圍是由所附權(quán)利要求書限定的。本領(lǐng)域的技術(shù)人員在不背離本發(fā)明的原理和實(shí)質(zhì)的前提下，可以對(duì)這些實(shí)施方式做出多種變更或修改，但這些變更和修改均落入本發(fā)明的保護(hù)范圍。