用于高壓集成電路的過壓保護(hù)電路的制作方法
【專利摘要】本實(shí)用新型公開了一種用于高壓集成電路的過壓保護(hù)電路，其特征在于，主要由PMOS晶體管Ⅰ（101），串接在一起的PMOS晶體管Ⅱ（102）和NMOS晶體管Ⅰ（103），柵極與PMOS晶體管Ⅱ（102）和NMOS晶體管Ⅰ（103）的連接點(diǎn)相連接、漏極分別與PMOS晶體管Ⅱ（102）和PMOS晶體管Ⅰ（101）的源極相連接等組成。本實(shí)用新型整體電路結(jié)構(gòu)較為簡單，只需適當(dāng)?shù)脑黾踊驕p少齊納二極管的齊納電壓和個(gè)數(shù)，便能夠輕松地實(shí)現(xiàn)高壓集成電路的過壓保護(hù)、輸入電源VCC的鉗位、輸入電源VCC的過沖保護(hù)、輸入電源VCC的靜電釋放保護(hù)等功能，其性能非常穩(wěn)定。
【專利說明】用于高壓集成電路的過壓保護(hù)電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種高壓集成電路，具體是指用于高壓集成電路的過壓保護(hù)電路。
【背景技術(shù)】
[0002]高壓集成電路(HVIC)是一種帶有欠壓保護(hù)、邏輯控制等功能的柵極驅(qū)動(dòng)電路，它將電力電子與半導(dǎo)體技術(shù)相結(jié)合，逐漸取代傳統(tǒng)的分立元件，越來越多地被應(yīng)用在大功率IGBT、MOSFET等驅(qū)動(dòng)領(lǐng)域。
[0003]高壓集成電路應(yīng)用系統(tǒng)通常由高壓集成電路、功率器件、外圍電阻電容電感等構(gòu)成。高壓集成電路的輸入電源VCC通常由非隔離電源提供，但常常會(huì)受到市電、輸出負(fù)載等因素的影響而存在過壓的危險(xiǎn)。為了防止輸入電源VCC過大而引起高壓集成電路的損壞、系統(tǒng)的失效，就必須設(shè)法確保輸入電源VCC不會(huì)超過預(yù)定的值，并且在輸入電源VCC達(dá)到一定值時(shí)使高壓集成電路過壓保護(hù)電路工作，產(chǎn)生釋放通道，降低VCC電壓，確保高壓集成電路的安全，確保系統(tǒng)的安全工作。
[0004]為了解決上述問題，現(xiàn)有的做法通常是在高壓集成電路內(nèi)部的輸入電源端口接一個(gè)齊納二極管到電源地，利用齊納二極管的齊納電壓，將輸入電源VCC鉗位在一個(gè)固定值，從而達(dá)到防止輸入電源VCC過大的目的。這種方法雖能夠簡單地保證輸入電源VCC不會(huì)超過預(yù)定值，但其缺點(diǎn)是:一旦有大電流流過齊納二極管，則該齊納二極管便容易燒毀，其可靠性不高；同時(shí)，一旦輸入電源VCC出現(xiàn)過沖電壓，則也容易燒毀電路。因此，傳統(tǒng)方法的局限性很強(qiáng)，不適于廣泛推廣和應(yīng)用。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型的目的在于克服目前高壓集成電路的輸入電源過大時(shí)，不能有效防止其擊穿或損壞的缺陷，提供一種結(jié)構(gòu)簡單，能有效防止高壓集成電路被擊穿或損壞的用于高壓集成電路的過壓保護(hù)電路。
[0006]本實(shí)用新型的目的通過下述技術(shù)方案實(shí)現(xiàn):用于高壓集成電路的過壓保護(hù)電路，主要由PMOS晶體管I，串接在一起的PMOS晶體管II和麗OS晶體管I，柵極與PMOS晶體管II和麗OS晶體管I的連接點(diǎn)相連接、漏極分別與PMOS晶體管II和PMOS晶體管I的源極相連接、而源極則與麗OS晶體管I的源極相連接的麗OS晶體管II，以及串接在麗OS晶體管
I的源極與PMOS晶體管I的漏極之間的齊納二極管組組成；且所述PMOS晶體管II的柵極與PMOS晶體管I的漏極相連接。
[0007]進(jìn)一步地，所述齊納二極管組由一個(gè)以上的齊納二極管同向順次串接而成，且所述PMOS晶體管I的漏極和PMOS晶體管II的柵極均與該齊納二極管組的陰極相連接，而麗OS晶體管I的源極與麗OS晶體管II的源極則均與齊納二極管組的陽極相連接后再接地。
[0008]根據(jù)實(shí)際需求，所述齊納二極管的數(shù)量為一個(gè)、兩個(gè)、三個(gè)或四個(gè)。[0009]為了較好的實(shí)現(xiàn)本實(shí)用新型，在PMOS晶體管II的漏極與源極之間還串接有電容Cl，而在麗OS晶體管I的柵極處還串接有電阻R。
[0010]同時(shí)，在PMOS晶體管I的源極處設(shè)有由電感L、電容C2和二極管D所構(gòu)成的高壓集成電路外部器件電路，且所述電感L與電容C2串接后再與二極管D相并聯(lián)，而PMOS晶體管I的源極則與電感L與電容C2的連接的點(diǎn)相連接。
[0011]本實(shí)用新型較現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)及有益效果:
[0012](I)本實(shí)用新型整體電路結(jié)構(gòu)較為簡單，只需適當(dāng)?shù)脑黾踊驕p少齊納二極管的齊納電壓和個(gè)數(shù)，便能夠輕松地實(shí)現(xiàn)高壓集成電路的過壓保護(hù)、輸入電源VCC的鉗位、輸入電源VCC的靜電釋放保護(hù)等功能，其性能非常穩(wěn)定。
[0013](2)本實(shí)用新型由電容Cl和PMOS晶體管II能有效的濾掉輸入電源VCC過沖電壓，從而無需額外增加濾波電路來濾除輸入電源VCC過沖電壓，大大降低了高壓集成電路的復(fù)雜程度。
[0014](3)本實(shí)用新型由麗OS晶體管II構(gòu)成了有效的輸入電源靜電釋放保護(hù)電路，從而無需額外增加靜電釋放保護(hù)電路便可監(jiān)控輸入電源的過壓情況，大大降低了高壓集成電路的復(fù)雜程度。
【專利附圖】

【附圖說明】
[0015]圖1為本實(shí)用新型的電路結(jié)構(gòu)原理圖。
[0016]圖2為本實(shí)用新型具有一個(gè)齊納二極管時(shí)的結(jié)構(gòu)示意圖。
[0017]圖3為本實(shí)用新型具有兩個(gè)齊納二極管時(shí)的結(jié)構(gòu)示意圖。
[0018]圖4為本實(shí)用新型具有三個(gè)齊納二極管時(shí)的結(jié)構(gòu)示意圖。
[0019]圖5為本實(shí)用新型具有四個(gè)齊納二極管時(shí)的結(jié)構(gòu)示意圖。
[0020]圖6為本實(shí)用新型電源電壓VCC過壓鉗位示意圖。
[0021]圖7為本實(shí)用新型電源電壓VCC過沖濾波電路示意圖。
[0022]以上附圖中的附圖標(biāo)記名稱為:
[0023]101—PMOS 晶體管 I，102—PMOS 晶體管 II，103—麗OS 晶體管 I，104—麗OS 晶體管II，105—齊納二極管組，106—高壓集成電路外部器件電路。
【具體實(shí)施方式】
[0024]下面結(jié)合實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步地詳細(xì)說明，但本實(shí)用新型的實(shí)施方式不限于此。
[0025]實(shí)施例
[0026]如圖1所示，本實(shí)用新型的高壓集成電路的過壓保護(hù)電路主要包括有PMOS晶體管
I10KPM0S晶體管II 102 AMOS晶體管I 103、麗OS晶體管II 104、齊納二極管組105和高壓集成電路外部器件電路106。
[0027]其中，PMOS晶體管II 102的漏極與麗OS晶體管I 103的漏極相連接，PMOS晶體管I 101的柵極則與PMOS晶體管II 102和麗OS晶體管I 103的連接點(diǎn)相連接，而麗OS晶體管II 104的柵極則與PMOS晶體管II 102和麗OS晶體管I 103的連接點(diǎn)相連接，PMOS晶體管II 102的柵極與PMOS晶體管I 101的漏極相連接MMOS晶體管II 104的漏極則分別與PMOS晶體管II 102和PMOS晶體管I 101的源極相連接，麗OS晶體管II 104的源極則與麗OS晶體管I 103的源極相連接。PMOS晶體管II 102的漏極與源極之間還串接有電容Cl，通過該結(jié)構(gòu)，本實(shí)用新型能有效的濾掉輸入電源VCC過沖電壓，取代傳統(tǒng)濾波電路的相關(guān)濾波功能。同時(shí)，在麗OS晶體管I 103的柵極處還串接有電阻R。
[0028]齊納二極管組105在本實(shí)用新型中起到非常重要的作用，其由一個(gè)以上的齊納二極管同向順次串接而成。串接時(shí)，當(dāng)有兩個(gè)以上的齊納二極管組成時(shí)，其后一個(gè)齊納二極管的陰極要與前一個(gè)齊納二極管的陽極相連接，串接后就形成了整個(gè)齊納二極管組105的陽極和陰極，該齊納二極管組105的陰極分別與PMOS晶體管I 101的漏極和PMOS晶體管
II102的柵極相連接，而齊納二極管組105的陽極則與麗OS晶體管I 103的源極和麗OS晶體管II 104的源極相連接。同時(shí)，該齊納二極管組105的陽極還要接地。
[0029]當(dāng)該齊納二極管的數(shù)量為一個(gè)時(shí)，其電路結(jié)構(gòu)如圖2所示；當(dāng)該齊納二極管的數(shù)量為兩個(gè)時(shí)，其電路結(jié)構(gòu)如圖3所示；當(dāng)該齊納二極管的數(shù)量為三個(gè)時(shí)，其電路結(jié)構(gòu)如圖4所示；當(dāng)該齊納二極管的數(shù)量的四個(gè)時(shí)，其電路結(jié)構(gòu)如圖5所示。
[0030]高壓集成電路外部器件電路106則由電感L、電容C2和二極管D所構(gòu)成，且電感L與電容C2串接后再與二極管D相并聯(lián)，而PMOS晶體管I 101的源極則與電感L與電容C2的連接的點(diǎn)相連接，二極管D與電容C2的連接點(diǎn)接地，電感L與二極管D的連接點(diǎn)則外接高壓電源VDD。
[0031]下面以齊納二極管組105具有三個(gè)齊納二極管時(shí)為例來進(jìn)行說明，在使用時(shí)，當(dāng)輸入電源VCC低于設(shè)定的過壓保護(hù)的閾值電壓VX時(shí)，麗OS晶體管I 103導(dǎo)通，所述電阻R的作用為啟動(dòng)電阻，麗OS晶體管I 103的漏極電位為低電平，即V2為低電平；PM0S晶體管
I101導(dǎo)通，齊納二極管組105截止，Vl的電壓=VCC電壓；PM0S晶體管II 102截止，麗OS晶體管II 104截止，PMOS晶體管I 101和PMOS晶體管II 102起正反饋?zhàn)饔茫琕2電壓為低電平。此時(shí)，齊納二極管組105中的所有`齊納二極管電壓相同。
[0032]假設(shè)齊納二極管組105中的三個(gè)齊納二極管的齊納電壓均為VDZ，PMOS晶體管
II102的閾值電壓為VTH，當(dāng)輸入電源電壓VCC是高壓3倍的VDZ與VTH之和時(shí)，三個(gè)齊納二極管均會(huì)導(dǎo)通，Vl電壓=3VDZ，該P(yáng)MOS晶體管II 102的柵源電壓=VCC_V1>VTH1，PMOS晶體管II 102導(dǎo)通，VCC通過PMOS晶體管II 102對(duì)所述電容Cl進(jìn)行充電；當(dāng)電容Cl上的電壓V2大于麗OS晶體管II 104的閾值電壓VTH2時(shí)，麗OS晶體管II 104導(dǎo)通，VCC到GND之間有大電流釋放通道，拉低VCC電壓，從而實(shí)現(xiàn)VCC電壓的鉗位。
[0033]PMOS晶體管II 102工作于飽和區(qū)，其工藝參數(shù)為K，該工藝參數(shù)K為在制作高壓集成電路過程中決定的一個(gè)常數(shù)，K= I/2 X Up X Cox，其中Up表示P型載流子遷移率，Cox表示PMOS晶體管II 102的柵氧化層厚度，VTHl為所述的PMOS晶體管II 102的閾值電壓，W/L為PMOS晶體管II 102的寬長比，W為PMOS晶體管II 102的寬，L為PMOS晶體管II 102的長，ID 為 PMOS 晶體管 II 102 的漏端電流，I D=K X W/L* (VCC-V1-VTH 1)2,
?]~



P + I/
[0034]VCC電壓鉗位于、?如圖6所示。
￥ΤΗ=3*νθΖ+? 1 ,
[0035]本實(shí)用新型的電容Cl和PMOS晶體管II 102組合后(等效于電容Cl和麗OS晶體管II 104)，能有效的濾掉輸入電源VCC過沖電壓，其濾除脈沖寬度為tl=a*R*C，其中a為常數(shù)，R為PMOS晶體管II 102的導(dǎo)通電阻，C為電容Cl的電容值。此時(shí)，PMOS晶體管II 102
的導(dǎo)通電阻
【權(quán)利要求】
1.用于高壓集成電路的過壓保護(hù)電路，其特征在于，主要由PMOS晶體管I(101)，串接在一起的PMOS晶體管II (102)和麗OS晶體管I (103)，柵極與PMOS晶體管II (102)和麗OS晶體管I (103)的連接點(diǎn)相連接、漏極分別與PMOS晶體管II (102)和PMOS晶體管I (101)的源極相連接、而源極則與NMOS晶體管I (103)的源極相連接的麗OS晶體管II (104)，以及串接在NMOS晶體管I (103)的源極與PMOS晶體管I (101)的漏極之間的齊納二極管組(105)組成；所述PMOS晶體管II (102)的柵極與PMOS晶體管I (101)的漏極相連接。
2.根據(jù)權(quán)利要求1所述的用于高壓集成電路的過壓保護(hù)電路，其特征在于，所述齊納二極管組(105)由一個(gè)以上的齊納二極管同向順次串接而成，且所述PMOS晶體管I (101)的漏極和PMOS晶體管II (102)的柵極均與該齊納二極管組(105)的陰極相連接，而麗OS晶體管I (103)的源極與麗OS晶體管II (104)的源極則均與齊納二極管組(105)的陽極相連接后再接地。
3.根據(jù)權(quán)利要求2所述的用于高壓集成電路的過壓保護(hù)電路，其特征在于，所述齊納二極管的數(shù)量為一個(gè)、兩個(gè)、三個(gè)或四個(gè)。
4.根據(jù)權(quán)利要求1?3任一項(xiàng)所述的用于高壓集成電路的過壓保護(hù)電路，其特征在于，在PMOS晶體管II (102)的漏極與源極之間還串接有電容Cl。
5.根據(jù)權(quán)利要求4所述的用于高壓集成電路的過壓保護(hù)電路，其特征在于，在NMOS晶體管I (103)的柵極處還串接有電阻R。
6.根據(jù)權(quán)利要求5所述的用于高壓集成電路的過壓保護(hù)電路，其特征在于，在PMOS晶體管I (101)的源極處設(shè)有由電感L、電容C2和二極管D所構(gòu)成的高壓集成電路外部器件電路(106)，且所述電感L與電容C2串接后再與二極管D相并聯(lián)，而PMOS晶體管I (101)的源極則與電感L與電容C2的連接的點(diǎn)相連接。
【文檔編號(hào)】H02H9/04GK203607841SQ201320752110
【公開日】2014年5月21日 申請(qǐng)日期:2013年11月25日 優(yōu)先權(quán)日:2013年10月17日
【發(fā)明者】謝正開 申請(qǐng)人:峰岹科技（深圳）有限公司