基于fpga的dspace的三電平脈沖擴展的控制方法及其裝置制造方法
【專利摘要】本發(fā)明公開了一種基于FPGA的DSPACE的三電平脈沖擴展的控制方法及其裝置，適用于實驗和工業(yè)應(yīng)用。該脈沖擴展裝置由接口轉(zhuǎn)換電路、脈沖信號擴展處理單元、供電電源電路、光電轉(zhuǎn)換電路組成。DSPACE的DS5101數(shù)字脈沖板卡的脈沖波形輸入至接口轉(zhuǎn)換電路，接口轉(zhuǎn)換電路通過邏輯電平匹配將脈沖信號送入擴展處理單元，對脈沖信號進行必要的處理后將符合驅(qū)動要求的脈沖信號送入光電轉(zhuǎn)換電路。利用本發(fā)明的裝置和控制方法，可以實現(xiàn)對于DSPACE的三電平脈沖輸出的擴展，克服其固有的無法輸出占空比為0%和100%的數(shù)字脈沖缺陷，擴展了DSPACE在三電平中壓變頻器實驗研究和工業(yè)應(yīng)用的領(lǐng)域，應(yīng)用前景廣闊。
【專利說明】基于FPGA的DSPACE的三電平脈沖擴展的控制方法及其裝
置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于FPGA的DSPACE的三電平脈沖擴展的控制方法及其裝置，屬于電カ電子【技術(shù)領(lǐng)域】，適用于實驗和エ業(yè)應(yīng)用。
【背景技術(shù)】
[0002]近年來，隨著全控性功率器件生產(chǎn)技術(shù)的成熟，在越來越多的高壓大功率變頻器場合選擇采用多電平技術(shù)，同時DSPACE在控制算法實現(xiàn)和升級上有著其他控制器無法比擬的優(yōu)勢。因此，如何利用DSPACE在算法實現(xiàn)上的優(yōu)勢來進行高壓大功率多電平變頻器的實驗研發(fā)和エ業(yè)應(yīng)用成為迫切需要解決的問題。
[0003]目前，多采用修改DS5101板卡的DWO語言來實現(xiàn)多電平脈沖的擴展功能，但是由于其底層DWO語言執(zhí)行時自身固有的缺陷無法準(zhǔn)確的實現(xiàn)三電平PWM脈沖輸出，同時將DS5101設(shè)置為輸出模式時當(dāng)功率主回路發(fā)生故障無法立即對功率器件做出保護動作。
[0004]如圖7所示的二極管箝位式三電平主電路圖，在采用DSPACE中DWO語言對DS5101板卡控制其輸出脈沖驅(qū)動三電平主電路進行工作吋，需要設(shè)定DWO語言中的某一路脈沖的作用時間參數(shù)tbl和tb2，其中:tbl表示脈沖高電平作用時間，tb2表示脈沖低電平作用時間，由于每條語句執(zhí)行都需要占用一定的時鐘周期，因此當(dāng)設(shè)定tbl=0或者tbl=Ts (Ts為開關(guān)周期)時無法實現(xiàn)輸出占空比為0%和100%的PWM脈沖波形，最終輸出的三電平PWM脈沖如圖5 (a)所示的波形，且圖5 (b)為圖5 (a)的局部放大圖。
[0005]下面對圖7所示的二極管箝位式三電平主電路的功率器件的工作狀態(tài)進行分析(以A相為例)，圖中逆變器的A相橋臂有四個功率開關(guān)管Sal，Sa2, Sa3, Sa4,兩個箝位二極管Dal, Da2和四個續(xù)流二極管Da3，Da4, Da5, Da6。變量Sa表示A相橋臂的開關(guān)狀態(tài):
[0006]1.若Sa3，Sa4關(guān)斷，Sal, Sa2導(dǎo)通，定義這種狀態(tài)為I態(tài)Sa = 1，當(dāng)電流is為正值吋，電流從電源正端P點經(jīng)sal，Sa2流入U點；當(dāng)電流is為負值吋，電流從U點經(jīng)Da3，Da4流入P
點。因此無論is為何值A(chǔ)點都接到P點,故:Uire = Uro=Iud
[0007]2.若Sal，Sa4關(guān)斷，Sa2, Sa3導(dǎo)通，定義這種狀態(tài)為0態(tài)Sa = 0，當(dāng)電流is為正值吋，電流從電源正端0點經(jīng)Dal，Sa2流入U點；當(dāng)電流is為負值吋，電流從U點經(jīng)Sa3，Da2流入P點。因此無論is為何值A(chǔ)點都接到0點,故:UU(I = O。
[0008]3.若Sal，Sa2關(guān)斷，Sa3, Sa4導(dǎo)通，定義這種狀態(tài)為-1態(tài)Sa = -1，當(dāng)電流is為正值吋，電流從電源負端Q點經(jīng)Da5，Da6流入U點；當(dāng)電流iq為負值吋，電流從U點經(jīng)Sa3，Sa4流入
Q點。因此無論is為何值A(chǔ)點都接到Q點，故:u? = u” = -|ud。
[0009]因此可以看出對于A相橋臂三種有效的開關(guān)狀態(tài)Sa = 0，I, -1分別對應(yīng)著Sal =OSa2 = ISa3 = ISa4 = 0，Sal = ISa2 = ISa3 = OSa4 = 0，Sal = OSa2 = OSa3 = l,sa4 = LDS5101數(shù)字輸出板卡輸出波形如圖5 (a)所示，從圖5 (a)所示波形中可以看出對于ー相橋臂(以A相為例)在半個エ頻周期內(nèi)應(yīng)該A相第一只功率管應(yīng)當(dāng)保持恒關(guān)斷和第二只功率管應(yīng)當(dāng)保持恒開通的狀態(tài)下都會發(fā)生跳變，通過上述分析不難發(fā)現(xiàn)，對于DSPACE1005的DS5101數(shù)字脈沖輸出板卡由于其自身語言缺陷使其無法直接應(yīng)用于三電平變頻器上。

【發(fā)明內(nèi)容】

[0010]為了克服上述缺陷，本發(fā)明提供一種基于FPGA的DSPACE的三電平脈沖擴展的控制方法及其裝置，使得DSPACE在三電平大功率變頻器PWM控制成為可能，推進該結(jié)構(gòu)的エ業(yè)應(yīng)用。
[0011]本發(fā)明為了解決其技術(shù)問題所采用的技術(shù)方案是:一種基于FPGA的DSPACE的三電平脈沖擴展的控制方法，窄脈沖消除分為兩種情形，橋臂第一管和橋臂第二管，且其消除的步驟為:
[0012]A、一相橋臂第一管窄脈沖處理:
[0013](I)將FPGA敏感事件設(shè)置為系統(tǒng)時鐘上升沿觸發(fā)方式，當(dāng)FPGA檢測到系統(tǒng)時鐘上升沿時系統(tǒng)進步驟2，當(dāng)系統(tǒng)時鐘為其他狀態(tài)下系統(tǒng)進入步驟5 ；
[0014](2)判斷當(dāng)前時鐘周期第一管脈沖信號Stln是否為高電平狀態(tài)且上一個時鐘周期第一管脈沖信號Stllri是否為低電平狀態(tài)，當(dāng)在某一系統(tǒng)時鐘周期內(nèi)同時滿足Stln為高電平狀態(tài)、Stllri為低電平狀態(tài)進入步驟3，當(dāng)stln、Stllri為其他組合電平狀態(tài)進入步驟5 ；
[0015](3)判斷當(dāng)前時鐘周期DS5101輸出的占空比恒為0%的參考脈沖信號StcOn是否為高電平狀態(tài)，當(dāng)StcOn為 高電平狀態(tài)進入步驟4，當(dāng)StcOn為低電平狀態(tài)進入步驟5 ；
[0016](4)將第一管脈沖信號拉低為低電平，消除占空比為0%的脈沖信號的高電平窄脈沖；
[0017](5)輸出第一管脈沖信號；
[0018]B、一相橋臂第二管窄脈沖處理:
[0019](I)將FPGA敏感事件設(shè)置為系統(tǒng)時鐘上升沿觸發(fā)方式，當(dāng)FPGA檢測到系統(tǒng)時鐘上升沿時系統(tǒng)進步驟2，當(dāng)系統(tǒng)時鐘為其他狀態(tài)下系統(tǒng)進入步驟5 ；
[0020](2)判斷當(dāng)前時鐘周期第二管脈沖信號れ2?是否為低電平狀態(tài)且上一個時鐘周期第二管脈沖信號St2n_i是否為高電平狀態(tài)，當(dāng)在某一系統(tǒng)時鐘周期內(nèi)同時滿足st2n為低電平狀態(tài)、st2n_!為高電平狀態(tài)進入步驟3，當(dāng)st2n、st2n_!為其他組合電平狀態(tài)進入步驟5 ；
[0021](3)判斷當(dāng)前時鐘周期DS5101輸出的占空比為100%的參考脈沖信號stcl00ni否為低電平狀態(tài)，當(dāng)StclOOn為低電平狀態(tài)進入步驟4，當(dāng)StclOOn為高電平狀態(tài)進入步驟5 ；
[0022](4)將第二管脈沖信號拉高為高電平，消除占空比為100%的脈沖信號的低電平窄脈沖；
[0023](5)輸出第二管脈沖信號。
[0024]一種基于FPGA的DSPACE的三電平脈沖擴展的控制裝置，包括接ロ轉(zhuǎn)換電路、基于FPGA的脈沖信號處理單元、供電電源電路、驅(qū)動電路；DSPACE的DS5101數(shù)字脈沖板卡的脈沖波形輸入至接ロ轉(zhuǎn)換電路，接ロ轉(zhuǎn)換電路通過邏輯電平匹配將脈沖信號送入基于FPGA的脈沖信號處理單元，對脈沖信號進行必要的處理后將符合驅(qū)動要求的脈沖信號送入驅(qū)動電路，供電電源電路給基于FPGA的脈沖信號處理單元提供電源。[0025]所述基于FPGA的脈沖信號處理單元由窄脈沖消除單元、死區(qū)設(shè)置單元和功率模塊保護單元組成，脈沖信號經(jīng)由窄脈沖消除單元使脈沖占空比達到0%和100%，然后通過死區(qū)設(shè)置單元加入保護功率模塊的死區(qū)，最后通過功率模塊保護單元送出。
[0026]本發(fā)明的有益效果是:本發(fā)明完善了 DSPACE三電平PWM脈沖輸出功能，在修改DffO語言的基礎(chǔ)上實現(xiàn)三電平PWM脈沖的準(zhǔn)確輸出和功率器件的保護，使得DSPACE應(yīng)用于三電平高壓大功率變頻器實驗研究和工業(yè)控制成為可能，同時提高了 DSPACE控制系統(tǒng)對功率器件的保護能力最短保護響應(yīng)時間< 2us。對實現(xiàn)DSPACE在多電平大功率變頻器控制中的應(yīng)用具有重要意義。
【專利附圖】

【附圖說明】
[0027]圖1為本發(fā)明基于FPGA的DSPACE的三電平脈沖擴展的裝置原理圖；
[0028]圖2為A/B/C橋臂一管的FPGA窄脈沖處理流程圖；
[0029]圖3為A/B/C橋臂二管的FPGA窄脈沖處理流程圖；
[0030]圖4為圖2與圖3的脈沖波形說明圖；
[0031]圖5 Ca)為現(xiàn)有二極管箝位式三電平的輸出波形圖；
[0032]圖5 (b)為圖5 Ca)的局部放大圖；
[0033]圖6 Ca)為改善后的波形圖；
[0034]圖6 (b)為圖6 Ca)的局部放大圖；
[0035]圖7為現(xiàn)有二極管箝位式三電平主電路圖。
【具體實施方式】
[0036]實施例
[0037]如圖1至圖7所示，一種基于FPGA的DSPACE的三電平脈沖擴展的控制裝置，包括接口轉(zhuǎn)換電路10、基于FPGA的脈沖信號處理單元20、供電電源電路30、驅(qū)動電路40 ；DSPACE的DS5101數(shù)字脈沖板卡的脈沖波形輸入至接口轉(zhuǎn)換電路10，接口轉(zhuǎn)換電路10通過邏輯電平匹配將脈沖信號送入基于FPGA的脈沖信號處理單元20，對脈沖信號進行必要的處理后將符合驅(qū)動要求的脈沖信號送入驅(qū)動電路40，供電電源電路30給基于FPGA的脈沖信號處理單元20提供電源。
[0038]所述基于FPGA的脈沖信號處理單元20由窄脈沖消除單元、死區(qū)設(shè)置單元和功率模塊保護單元組成，脈沖信號經(jīng)由窄脈沖消除單元使脈沖占空比達到0%和100%，然后通過死區(qū)設(shè)置單元加入保護功率模塊的死區(qū)，最后通過功率模塊保護單元送出。
[0039]一種基于FPGA的DSPACE的三電平脈沖擴展的控制方法，窄脈沖消除分為兩種情形，橋臂第一管和橋臂第二管，且其消除的步驟為:
[0040]A、一相橋臂第一管窄脈沖處理:
[0041](I)將FPGA敏感事件設(shè)置為系統(tǒng)時鐘上升沿觸發(fā)方式，當(dāng)FPGA檢測到系統(tǒng)時鐘上升沿時系統(tǒng)進步驟2，當(dāng)系統(tǒng)時鐘為其他狀態(tài)下系統(tǒng)進入步驟5 ；
[0042](2)判斷當(dāng)前時鐘周期第一管脈沖信號Stln是否為高電平狀態(tài)且上一個時鐘周期第一管脈沖信號Stllri是否為低電平狀態(tài)，當(dāng)在某一系統(tǒng)時鐘周期內(nèi)同時滿足Stln為高電平狀態(tài)、Stllri為低電平狀態(tài)進入步驟3，當(dāng)stln、Stllri為其他組合電平狀態(tài)進入步驟5 ；[0043](3)判斷當(dāng)前時鐘周期DS5101輸出的占空比恒為0%的參考脈沖信號StcOn是否為高電平狀態(tài)，當(dāng)StcOn為高電平狀態(tài)進入步驟4，當(dāng)StcOn為低電平狀態(tài)進入步驟5 ；
[0044](4)將第一管脈沖信號拉低為低電平，消除占空比為0%的脈沖信號的高電平窄脈沖；
[0045](5)輸出第一管脈沖信號；
[0046]B、一相橋臂第二管窄脈沖處理:
[0047](I)將FPGA敏感事件設(shè)置為系統(tǒng)時鐘上升沿觸發(fā)方式，當(dāng)FPGA檢測到系統(tǒng)時鐘上升沿時系統(tǒng)進步驟2，當(dāng)系統(tǒng)時鐘為其他狀態(tài)下系統(tǒng)進入步驟5 ；
[0048](2)判斷當(dāng)前時鐘周期第二管脈沖信號^2?是否為低電平狀態(tài)且上一個時鐘周期第二管脈沖信號St2n_i是否為高電平狀態(tài)，當(dāng)在某一系統(tǒng)時鐘周期內(nèi)同時滿足st2n為低電平狀態(tài)、st2n_!為高電平狀態(tài)進入步驟3，當(dāng)st2n、st2n_!為其他組合電平狀態(tài)進入步驟5 ；
[0049](3)判斷當(dāng)前時鐘周期DS5101輸出的占空比為100%的參考脈沖信號8化10011是否為低電平狀態(tài)，當(dāng)StclOOn為低電平狀態(tài)進入步驟4，當(dāng)StclOOn為高電平狀態(tài)進入步驟
5；
[0050](4)將第二管脈沖信號拉高為高電平，消除占空比為100%的脈沖信號的低電平窄脈沖；
[0051](5)輸出第二管脈沖信號。
【權(quán)利要求】
1.一種基于FPGA的DSPACE的三電平脈沖擴展的控制方法，其特征在于:窄脈沖消除分為兩種情形，橋臂第一管和橋臂第二管，且其消除的步驟為: A、一相橋臂第一管窄脈沖處理: (1)將FPGA敏感事件設(shè)置為系統(tǒng)時鐘上升沿觸發(fā)方式，當(dāng)FPGA檢測到系統(tǒng)時鐘上升沿時系統(tǒng)進步驟2，當(dāng)系統(tǒng)時鐘為其他狀態(tài)下系統(tǒng)進入步驟5 ； (2)判斷當(dāng)前時鐘周期第一管脈沖信號Stln是否為高電平狀態(tài)且上一個時鐘周期第一管脈沖信號Stllri是否為低電平狀態(tài)，當(dāng)在某一系統(tǒng)時鐘周期內(nèi)同時滿足Stln為高電平狀態(tài)、Stllri為低電平狀態(tài)進入步驟3，當(dāng)stln、Stllri為其他組合電平狀態(tài)進入步驟5 ； (3)判斷當(dāng)前時鐘周期DS5101輸出的占空比恒為0%的參考脈沖信號StcOn是否為高電平狀態(tài)，當(dāng)StcOn為高電平狀態(tài)進入步驟4，當(dāng)StcOn為低電平狀態(tài)進入步驟5 ； (4)將第一管脈沖信號拉低為低電平，消除占空比為0%的脈沖信號的高電平窄脈沖； (5)輸出第一管脈沖信號； B、一相橋臂第二管窄脈沖處理: (1)將FPGA敏感事件設(shè)置為系統(tǒng)時鐘上升沿觸發(fā)方式，當(dāng)FPGA檢測到系統(tǒng)時鐘上升沿時系統(tǒng)進步驟2，當(dāng)系統(tǒng)時鐘為其他狀態(tài)下系統(tǒng)進入步驟5 ； (2)判斷當(dāng)前時鐘周期第二管脈沖信號れ2?是否為低電平狀態(tài)且上一個時鐘周期第二管脈沖信號st2n_i是否為高電平狀態(tài)，當(dāng)在某一系統(tǒng)時鐘周期內(nèi)同時滿足st2n為低電平狀態(tài)、st2n_!為高電平狀態(tài)進入步驟3，當(dāng)st2n、st2n_!為其他組合電平狀態(tài)進入步驟5 ； (3)判斷當(dāng)前時鐘周期DS5101輸出的占空比為100%的參考脈沖信號StclOOn是否為低電平狀態(tài)，當(dāng)StclOOn為低電平狀態(tài)進入步驟4，當(dāng)StclOOn為高電平狀態(tài)進入步驟5 ； (4)將第二管脈沖信號拉高為高電平，消除占空比為100%的脈沖信號的低電平窄脈沖； (5)輸出第二管脈沖信號。
2.一種基于FPGA的DSPACE的三電平脈沖擴展的控制裝置，其特征在于:包括接ロ轉(zhuǎn)換電路(10)、基于FPGA的脈沖信號處理單元(20)、供電電源電路(30)、驅(qū)動電路(40);DSPACE的DS5101數(shù)字脈沖板卡的脈沖波形輸入至接ロ轉(zhuǎn)換電路(10)，接ロ轉(zhuǎn)換電路(10)通過邏輯電平匹配將脈沖信號送入基于FPGA的脈沖信號處理單元(20)，對脈沖信號進行必要的處理后將符合驅(qū)動要求的脈沖信號送入驅(qū)動電路(40)，供電電源電路(30)給基于FPGA的脈沖信號處理單元(20)提供電源。
3.根據(jù)權(quán)利要求2所述的基于FPGA的DSPACE的三電平脈沖擴展的控制裝置，其特征在于:基于FPGA的脈沖信號處理單元(20)由窄脈沖消除単元、死區(qū)設(shè)置單元和功率模塊保護單元組成，脈沖信號經(jīng)由窄脈沖消除単元使脈沖占空比達到0%和100%，然后通過死區(qū)設(shè)置単元加入保護功率模塊的死區(qū)，最后通過功率模塊保護單元送出。
【文檔編號】H02M7/483GK103607130SQ201310607703
【公開日】2014年2月26日 申請日期:2013年11月26日 優(yōu)先權(quán)日:2013年11月26日
【發(fā)明者】譚國俊, 張傳金, 張曉 , 張輝, 王珂, 李江成 申請人:徐州中礦大傳動與自動化有限公司