基于fpga的伺服驅(qū)動(dòng)控制器的制造方法
【專利摘要】本發(fā)明提供一種基于FPGA的伺服驅(qū)動(dòng)控制器，用于對(duì)電機(jī)進(jìn)行開關(guān)控制與閉環(huán)控制，包括：CAN總線模塊、SPI總線模塊、UART通信模塊、PWM控制模塊、電流濾波模塊、算法模塊、處理器。本發(fā)明實(shí)現(xiàn)了伺服電機(jī)驅(qū)動(dòng)的FPGA控制，整體硬件結(jié)構(gòu)省去了DSP相關(guān)電路，并使整體伺服驅(qū)動(dòng)器形狀以及面積大幅降低，節(jié)約了硬件成本，以及優(yōu)化了程序控制的速度，使得在對(duì)電機(jī)控制方面精度得到提升。
【專利說明】基于FPGA的伺服驅(qū)動(dòng)控制器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于機(jī)器人運(yùn)動(dòng)控制技術(shù)，主要涉及一種基于FPGA的伺服驅(qū)動(dòng)控制器。

【背景技術(shù)】
[0002]傳統(tǒng)的機(jī)器人伺服驅(qū)動(dòng)控制器，采用DSP芯片與FPGA芯片協(xié)同工作的方式實(shí)現(xiàn)。然而在現(xiàn)代機(jī)器人中對(duì)運(yùn)行指令、運(yùn)行速度要求有很好的響應(yīng)能力以及體積的小型化等諸多特點(diǎn)，這樣DSP與FPGA之間進(jìn)行通信會(huì)而外占用指令時(shí)間，浪費(fèi)時(shí)間，并且使得整體的面積較大，不利于機(jī)器人的小型化。


【發(fā)明內(nèi)容】

[0003]有鑒于此，我們提供一種基于FPGA的伺服驅(qū)動(dòng)控制器，用于對(duì)電機(jī)進(jìn)行開關(guān)、運(yùn)動(dòng)位置及速度的閉環(huán)控制，包括=CAN總線模塊，連接上位機(jī)，用于接收所述上位機(jī)的控制指令、以及將所述控制器的處理數(shù)據(jù)發(fā)送給所述上位機(jī)；SPI總線模塊，連接EEPROM用于讀寫數(shù)據(jù)；UART通信模塊，連接編碼器，用于采集所述編碼器的串行數(shù)據(jù)并定時(shí)向所述編碼器發(fā)送采樣使能信號(hào)；電流濾波模塊，用于對(duì)所述電機(jī)的瞬時(shí)電流進(jìn)行采樣，并根據(jù)抽插采樣濾波原理對(duì)所述串行數(shù)據(jù)進(jìn)行解析，得到所述電機(jī)運(yùn)行時(shí)的電流值；算法模塊，用于接收上位機(jī)控制指令及所述電機(jī)運(yùn)行時(shí)的電流值，并通過算法運(yùn)算出電機(jī)的坐標(biāo)與速度值；PWM控制模塊，根據(jù)所述算法模塊產(chǎn)生的坐標(biāo)與速度值，通過矢量變化算法，產(chǎn)生PWM的矢量控制數(shù)字信號(hào)，并輸出給所述電機(jī)進(jìn)行開關(guān)、運(yùn)動(dòng)位置及速度的閉環(huán)控制；處理器，用于提供所述控制器的框架，并集成上述各模塊，調(diào)用執(zhí)行各模塊的任務(wù)。
[0004]優(yōu)選地，所述算法模塊包括:PI算法模塊、逆Park算法模塊、Park算法模塊、以及Clark算法模塊中的一種或多種的組合。
[0005]優(yōu)選地，所述各算法模塊都包括位置環(huán)與速度環(huán)，用于分別計(jì)算位置與速度值。
[0006]優(yōu)選地，所述UART通信模塊還包括CRC校驗(yàn)?zāi)K，用于對(duì)所述串行數(shù)據(jù)進(jìn)行校驗(yàn)。
[0007]優(yōu)選地，所述處理器是N10S2軟核。
[0008]本發(fā)明實(shí)現(xiàn)了伺服電機(jī)驅(qū)動(dòng)的FPGA控制，整體硬件結(jié)構(gòu)省去了 DSP相關(guān)電路，并使整體伺服驅(qū)動(dòng)器形狀以及面積大幅降低，節(jié)約了硬件成本，以及優(yōu)化了程序控制的速度，使得在對(duì)電機(jī)控制方面精度得到提升。

【專利附圖】

【附圖說明】
[0009]圖1是本發(fā)明中FPGA內(nèi)部結(jié)構(gòu)框架的示意圖。
[0010]其中，1-N10S2軟核、2-CAN總線模塊、3-PI算法模塊、4_逆PARK算法模塊、5-PARK算法模塊、6-Clark算法模塊、7-UART通信模塊、8-電流濾波模塊、9-PWM控制模塊、10-SPI總線模塊。

【具體實(shí)施方式】
[0011]請(qǐng)參閱圖1，所示為本發(fā)明中基于FPGA的伺服驅(qū)動(dòng)控制器的內(nèi)部結(jié)構(gòu)框架。基于FPGA的伺服驅(qū)動(dòng)控制器是采用嵌入式N10S2軟核I框架下基于FPGA的控制系統(tǒng)，F(xiàn)PGA集成了 CAN總線模塊2，SPI總線模塊10，UART通信模塊7，電流濾波模塊8，PWM控制模塊9，PI算法3，逆Park算法4，Park算法5，以及Clark算法6。
[0012]簡而言之，基于FPGA的伺服驅(qū)動(dòng)控制器通過CAN總線模塊2接收上位機(jī)的控制指令，通過PWM控制模塊9對(duì)電機(jī)進(jìn)行閉環(huán)控制。
[0013]具體而言，F(xiàn)PGA內(nèi)的CAN總線模塊2的主要作用是與上位機(jī)進(jìn)行通信，接收上位機(jī)的控制指令，并在FPGA采集并處理完數(shù)據(jù)的時(shí)候，及時(shí)通過CAN總線模塊2發(fā)送到上位機(jī)，而不需要通過DSP對(duì)FPGA進(jìn)行讀數(shù)據(jù)，這樣就可以減少數(shù)據(jù)操作，提高整體運(yùn)行速度，并降低錯(cuò)誤發(fā)生幾率，從而達(dá)到數(shù)據(jù)高效運(yùn)行處理并降低錯(cuò)誤幾率，并提高整體控制精度。
[0014]SPI總線模塊10是根據(jù)需要，實(shí)時(shí)地將需要保護(hù)的數(shù)據(jù)寫入到EEPROM (未標(biāo)示)當(dāng)中，同樣不通過DSP讀FPGA內(nèi)部數(shù)據(jù)，提高了數(shù)據(jù)處理速度，并提高整體精度的作用。
[0015]UART通信模塊8實(shí)現(xiàn)對(duì)編碼器串行數(shù)據(jù)的采集并定時(shí)向編碼器發(fā)送采樣使能信號(hào)，串口通信進(jìn)來的數(shù)據(jù)，經(jīng)過內(nèi)部的CRC校驗(yàn)?zāi)K，在沒有錯(cuò)誤的情況下，解碼并將解碼信息將數(shù)據(jù)送進(jìn)數(shù)據(jù)處理模塊。
[0016]電流濾波模塊8實(shí)現(xiàn)對(duì)電機(jī)瞬時(shí)電流進(jìn)行采樣，然后根據(jù)抽插采樣濾波原理對(duì)串行數(shù)據(jù)進(jìn)行解析得到電機(jī)電流值，最后將電流值送入到算法模塊3?6進(jìn)行算法處理，此部分采用的是硬件算法實(shí)現(xiàn)，即所有數(shù)據(jù)并行處理，這樣在相對(duì)于C語言而言，在運(yùn)行速度有很大的提升，將處理的數(shù)據(jù)送入數(shù)據(jù)處理單元，并反饋給在控制系統(tǒng)對(duì)電機(jī)進(jìn)行位置調(diào)整，從而實(shí)現(xiàn)對(duì)電機(jī)的閉環(huán)控制。
[0017]算法模塊，用于接收上位機(jī)控制指令及所述電機(jī)運(yùn)行時(shí)的電流值，并通過算法運(yùn)算出電機(jī)的坐標(biāo)與速度值。具體而言，包括PI算法模塊3、逆Park算法模塊4、Clark算法模塊5、Park算法模塊6中的一種或多種的組合。
[0018]PWM控制模塊9，根據(jù)所述算法模塊產(chǎn)生的坐標(biāo)與速度值，通過矢量變化算法，產(chǎn)生PWM的矢量控制數(shù)字信號(hào)，并輸出給所述電機(jī)進(jìn)行開關(guān)、運(yùn)動(dòng)位置及速度的閉環(huán)控制。
[0019]由于本專利采用嵌入式FPGA的N10S2軟核作為處理器，并在FPGA內(nèi)部實(shí)現(xiàn)CAN總線模塊，SPI總線模塊，UART通信模塊，PWM控制模塊，電流濾波模塊，以及各種算法，這樣可以降低原有組合DSP與FPGA之間數(shù)據(jù)讀取的時(shí)間，由于各種端口的數(shù)據(jù)具有同時(shí)性，這樣增加了數(shù)據(jù)傳輸?shù)募皶r(shí)性，才使得主控單元N10S2在處理數(shù)據(jù)方面更加靈活，算法通過并行結(jié)構(gòu)實(shí)現(xiàn)使得運(yùn)行速度更快，響應(yīng)更理想、精度更高。
[0020]同時(shí)，采用CAN總線模塊2與上位機(jī)通信，串口通信與編碼器進(jìn)行數(shù)據(jù)交互，SPI總線模塊11讀寫EEPROM記錄并讀取數(shù)據(jù)，PWM控制模塊9控制電機(jī)，并在FPGA內(nèi)部采用硬件語言實(shí)現(xiàn)電壓矢量變換上述各算法，而且主控系統(tǒng)采用N10S2軟核1，使得系統(tǒng)具有很高的可控制性，這樣可以在數(shù)據(jù)通信方面節(jié)約很多時(shí)間，進(jìn)而節(jié)約系統(tǒng)資源。使得整體控制器硬件成本降低，并提高了整體性能。
[0021]此外，由于整體硬件結(jié)構(gòu)省去了 DSP相關(guān)電路，并使整體伺服驅(qū)動(dòng)器形狀以及面積大幅降低，節(jié)約了硬件成本。
[0022]以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種基于FPGA的伺服驅(qū)動(dòng)控制器，用于對(duì)電機(jī)進(jìn)行開關(guān)、運(yùn)動(dòng)位置及速度的閉環(huán)控制，其特征在于，包括: CAN總線模塊，連接上位機(jī)，用于接收所述上位機(jī)的控制指令、以及將所述控制器的處理數(shù)據(jù)發(fā)送給所述上位機(jī)； SPI總線模塊，連接EEPROM用于讀寫數(shù)據(jù)； UART通信模塊，連接編碼器，用于采集所述編碼器的串行數(shù)據(jù)并定時(shí)向所述編碼器發(fā)送采樣使能信號(hào)； 電流濾波模塊，用于對(duì)所述電機(jī)的瞬時(shí)電流進(jìn)行采樣，并根據(jù)抽插采樣濾波原理對(duì)所述串行數(shù)據(jù)進(jìn)行解析，得到所述電機(jī)運(yùn)行時(shí)的電流值； 算法模塊，用于接收上位機(jī)控制指令及所述電機(jī)運(yùn)行時(shí)的電流值，并通過算法運(yùn)算出電機(jī)的坐標(biāo)與速度值； PWM控制模塊，根據(jù)所述算法模塊產(chǎn)生的坐標(biāo)與速度值，通過矢量變化算法，產(chǎn)生PWM的矢量控制數(shù)字信號(hào)，并輸出給所述電機(jī)進(jìn)行開關(guān)、運(yùn)動(dòng)位置及速度的閉環(huán)控制； 處理器，用于提供所述基于FPGA的伺服驅(qū)動(dòng)控制器的框架，并調(diào)用執(zhí)行各模塊的任務(wù)。
2.如權(quán)利要求1所述的基于FPGA的伺服驅(qū)動(dòng)控制器，其特征在于，所述算法模塊包括:PI算法模塊、逆Park算法模塊、Park算法模塊、以及Clark算法模塊中的一種或多種的組八口 ο
3.如權(quán)利要求2所述的基于FPGA的伺服驅(qū)動(dòng)控制器，其特征在于，所述各算法模塊都包括位置環(huán)與速度環(huán)，用于分別計(jì)算位置與速度值。
4.如權(quán)利要求1所述的基于FPGA的伺服驅(qū)動(dòng)控制器，其特征在于，所述UART通信模塊還包括CRC校驗(yàn)?zāi)K，用于對(duì)所述串行數(shù)據(jù)進(jìn)行校驗(yàn)。
5.如權(quán)利要求1所述的基于FPGA的伺服驅(qū)動(dòng)控制器，其特征在于，所述處理器是N10S2軟核。
【文檔編號(hào)】H02P21/00GK104518720SQ201310451850
【公開日】2015年4月15日 申請(qǐng)日期:2013年9月28日 優(yōu)先權(quán)日:2013年9月28日
【發(fā)明者】劉世昌, 徐方, 田瑞雪, 楊奇峰, 鄒風(fēng)山, 賈凱 申請(qǐng)人:沈陽新松機(jī)器人自動(dòng)化股份有限公司