專利名稱：升壓電路以及集成電路的制作方法
技術領域：
本發(fā)明涉及電路設計領域，更具體地說，本發(fā)明涉及ー種升壓電路以及采用了該升壓電路的集成電路。
背景技術：
在現(xiàn)代電路設計中，在很設計應用中，需要控制電壓的上升時間。相應地，已經提出了一種用于控制電壓的上升時間的升壓電路(ramp up circuit,有時也稱為自舉電路)。圖I示意性地示出了根據現(xiàn)有技術的升壓電路的結構示圖。其中，圖I所示的升壓電路用于通過控制NMOS和PMOS柵極上的電壓上升時間，來控制輸出電壓VEE的上升時間。如圖I所示，根據現(xiàn)有技術的升壓電路包括 第一 PMOS晶體管PMl、第二 PMOS晶體管PM2、第一恒流源2 (作為電源控制電路的具體示例)、第一 NMOS晶體管匪I、第一電容器Cl。其中，第一 PMOS晶體管PMl的源極和第二 PMOS晶體管PM2的源極互聯(lián)，并且連接至電荷泵I的輸出端。第一 PMOS晶體管PMl的柵極和第二 PMOS晶體管PM2的柵極互聯(lián)，并且連接至第一 PMOS晶體管PMl的漏極和第一恒流源2 ;第一恒流源2的另一端接地。第ニ PMOS晶體管PM2的漏極連接至第一 NMOS晶體管匪I的柵極，并且第二 PMOS晶體管PM2的漏極還連接至第一電容器Cl的第一端，第一電容器Cl的第二端接地；第一 NMOS晶體管匪I的源極連接至電荷泵I的輸出端；第一 NMOS晶體管匪I的漏極作為圖I所示的升壓電路的輸出端。圖2示意性地示出了根據現(xiàn)有技術的升壓電路的信號曲線圖。電荷泵I輸出的是在一段時間之后穩(wěn)定為特定的期望輸出電壓值VE (例如8V)的電壓信號。如圖2所示，為了實現(xiàn)期望輸出電壓值VE，電荷泵I的輸出電壓HVl必須等于等于期望輸出電壓值VE與第一 NMOS晶體管匪I的閾值電壓Vt之和，從而才能使得第一 NMOS晶體管匪I的柵極上的電壓Vramp上的電壓值等于期望輸出電壓值VE與第一 NMOS晶體管匪I的閾值電壓Vt之和，由此輸出電壓VEE才能在經過第一 NMOS晶體管匪I的電壓降之后得到期望輸出電壓值VE。因此，對于期望輸出電壓值VE，需要輸出電壓值為(VE+Vt)的電荷泵，從而無形中増大了電路要求，而且在某些高度集成的電路中，不能承受太高的電壓，從而使得圖I所示的用于控制電壓上升時間的升壓電路無法實現(xiàn)。

發(fā)明內容
本發(fā)明所要解決的技術問題是針對現(xiàn)有技術中存在上述缺陷，提供一種能夠降低電壓大小要求的升壓電路以及采用了該升壓電路的集成電路。根據本發(fā)明的第一方面，提供了ー種升壓電路，其包括第一 PMOS晶體管、第二PMOS晶體管、第一電源控制電路、第一 NMOS晶體管、第一電容器；其中，第一 PMOS晶體管的源極和第二PMOS晶體管的源極互聯(lián)，并且連接至電荷泵的輸出端；第一PMOS晶體管的柵極和第二 PMOS晶體管的柵極互聯(lián)，并且連接至第一 PMOS晶體管的漏極和第一電源控制電路；第一電源控制電路的另一端接地；第二 PMOS晶體管的漏極連接至第一 NMOS晶體管的柵極，并且第二 PMOS晶體管的漏極還連接至第一電容器的第一端，第一電容器的第二端接地；第一 NMOS晶體管的源極連接至電荷泵的輸出端；并且，所述升壓電路進一歩包括第八PMOS晶體管；其中，第八PMOS晶體管的源極和漏極分別連接至第一 NMOS晶體管的源極和漏扱。優(yōu)選地，上述升壓電路進ー步包括柵極和漏極互連的第三PMOS晶體管、柵極和漏極互連的第四PMOS晶體管、柵極和漏極互連的第五PMOS晶體管；其中，第三PMOS晶體管的源極與第一電容器的第一端相 連，第三PMOS晶體管的漏極與第四PMOS晶體管的源極相連，第四PMOS晶體管的漏極與第五PMOS晶體管的源極相連，第五PMOS晶體管的漏極接地。優(yōu)選地，上述升壓電路進ー步包括電壓比較器，其中電壓比較器的正輸入端連接至第五PMOS晶體管的源扱，電壓比較器的負輸入端連接至一個參考電壓。優(yōu)選地，在上述升壓電路中，參考電壓的取值介于0. 5V-1. 5V之間。優(yōu)選地，上述升壓電路進ー步包括^APMOS晶體管和第七PMOS晶體管；其中，第六PMOS晶體管的源極和第七PMOS晶體管的源極均連接至電荷泵的輸出端；第六PMOS晶體管的柵極接地；第七PMOS晶體管的柵極和漏極互連，并連接至第六PMOS晶體管的漏扱。優(yōu)選地，上述升壓電路進ー步包括啟動NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第ニ電源控制電路；其中，啟動NMOS晶體管的柵極接電壓比較器輸出的使能信號，啟動NMOS晶體管的源極連接至第二電容器的第一端，啟動NMOS晶體管的漏極連接至第三NMOS晶體管的源扱，第三NMOS晶體管的漏極接地；第三NMOS晶體管的柵極連接至第二 NMOS晶體管的柵極，第二 NMOS晶體管的源極連接至第二電源控制電路，第二 NMOS晶體管的漏極接地。優(yōu)選地，在上述升壓電路中，所述第一電源控制電路和所述第二電源控制電路是恒流源或者采用RC延時控制的電壓源。優(yōu)選地，在上述升壓電路中，所述第一電源控制電路和所述第二電源控制電路是恒流源，并且所述電流源包括時鐘產生電路、占空比調制電路、參考源產生電路、第一電流源NMOS晶體管、第二電流源NMOS晶體管、以及第三電流源NMOS晶體管；其中，時鐘產生電路的輸出端連接至占空比調制電路的輸入端，占空比調制電路的輸出端連接至第一電流源NMOS晶體管的柵極，參考源產生電路的輸出連接至第一電流源NMOS晶體管的漏極，第一電流源NMOS晶體管的源極連接至第二電流源NMOS晶體管的漏極，第二電流源NMOS晶體管的柵極和源極相連并接地，第三電流源NMOS晶體管的柵極連接至第二電流源NMOS晶體管的柵極，并且第三電流源NMOS晶體管的源極接地。根據本發(fā)明的第二方面，提供了一種采用了根據本發(fā)明的第一方面所述的升壓電路的集成電路。在根據本發(fā)明的升壓電路和集成電路中，通過提供包括其源極和漏極分別連接至第一 NMOS晶體管的源極和漏極的的第八PMOS晶體管的附件電路，降低了升壓電路的電壓大小要求。


結合附圖，并通過參考下面的詳細描述，將會更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點和特征，其中圖I示意性地示出了根據現(xiàn)有技術的升壓電路的結構示圖。圖2示意性地示出了根據現(xiàn)有技術的升壓電路的信號曲線圖。圖3示意性地示出了根據本發(fā)明實施例的升壓電路的結構示圖。圖4示意性地示出了根據本發(fā)明實施例的升壓電路的信號曲線圖。圖5示意性地示出了根據本發(fā)明實施例的升壓電路的中采用的電流源的具體結構示例。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結構的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標有相同或者類似的標號。
具體實施例方式為了使本發(fā)明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發(fā)明的內容進行詳細描述。圖3示意性地示出了根據本發(fā)明實施例的升壓電路的結構示圖。同樣，圖3所示的升壓電路用于通過控制NMOS和PMOS柵極上的電壓上升時間，來控制輸出電壓VEE的上升時間。如圖3所示，與圖I所示的根據現(xiàn)有技術的升壓電路相同的是，根據本發(fā)明實施例的升壓電路也包括第一 PMOS晶體管PM1、第二 PMOS晶體管PM2、第一恒流源2、第一 NMOS晶體管匪I、第一電容器Cl。其中，第一 PMOS晶體管PMl的源極和第二 PMOS晶體管PM2的源極互聯(lián)，并且連接至電荷泵I的輸出端。第一 PMOS晶體管PMl的柵極和第二 PMOS晶體管PM2的柵極互聯(lián)，并且連接至第一 PMOS晶體管PMl的漏極和第一恒流源2 ;第一恒流源2的另一端接地。第ニ PMOS晶體管PM2的漏極連接至第一 NMOS晶體管匪I的柵極，并且第二 PMOS晶體管PM2的漏極還連接至第一電容器Cl的第一端，第一電容器Cl的第二端接地；第一 NMOS晶體管匪I的源極連接至電荷泵I的輸出端 ，第一 NMOS晶體管匪I的漏極作為圖2所示的升壓電路的輸出端。與圖I所示的根據現(xiàn)有技術的升壓電路不同的是，根據本發(fā)明實施例的升壓電路進ー步包括第八PMOS晶體管PM8和第二電容器C2 ;其中，第八PMOS晶體管PM8的源極和漏極分別連接至第一 NMOS晶體管匪I的源極和漏極；并且第八PMOS晶體管PM8的柵極連接至第二電容器C2的第一端，第二電容器C2的第二端接地。 而且，根據本發(fā)明實施例的升壓電路進ー步包括柵極和漏極互連的第三PMOS晶體管PM3、柵極和漏極互連的第四PMOS晶體管PM4、柵極和漏極互連的第五PMOS晶體管PM5 ;其中，第三PMOS晶體管PM3的源極與第一電容器Cl的第一端相連，第三PMOS晶體管PM3的漏極與第四PMOS晶體管PM4的源極相連，第四PMOS晶體管PM4的漏極與第五PMOS晶體管PM5的源極相連，第五PMOS晶體管PM5的漏極接地。并且，根據本發(fā)明實施例的升壓電路進一歩包括電壓比較器3，其中電壓比較器3的正輸入端連接至第五PMOS晶體管PM5的源扱，電壓比較器3的負輸入端連接至ー個參考電壓Vref ;其中，參考電壓Vref的作用是判斷Vrampl的電壓達到指定的值。在ー個具體示例中，參考電壓Vref的取值例如可以是0. 5V-1. 5V。電壓比較器3輸出ー個使能信號EN，在下文將描述使能信號EN的連接關系。此外，根據本發(fā)明實施例的升壓電路進ー步包括第六PMOS晶體管PM6和第七PMOS晶體管PM7 ;其中，第六PMOS晶體管PM6的源極和第七PMOS晶體管PM7的源極均連接至電荷泵I的輸出端；第六PMOS晶體管PM6的柵極接地；第七PMOS晶體管PM7的柵極和漏極互連，并連接至第六PMOS晶體管PM6的漏極。并且，根據本發(fā)明實施例的升壓電路進ー步包括啟動NMOS晶體管NME、第二NMOS晶體管匪2、第三NMOS晶體管匪3以及第二恒流源4 (作為電源控制電路的具體示例)。其中，啟動NMOS晶體管NME的柵極接電壓比較器3輸出的使能信號EN，啟動NMOS晶體管NME的源極連接至第二電容器C2的第一端，啟動NMOS晶體管NME的漏極連接至第三NMOS晶體管NM3的源極，第三NMOS晶體管NM3的漏極接地。第三NMOS晶體管NM3的柵極連接至第 ニ NMOS晶體管匪2的柵極，第二 NMOS晶體管匪2的源極連接至第二恒流源4，第二 NMOS晶體管匪2的漏極接地。需要說明的是，MOS晶體管的柵極上的電源控制電路可以用恒流源(第一恒流源2和第二恒流源4)實現(xiàn)，也可以是采用RC延時控制的電壓源來實現(xiàn)，圖3所示的實施例中采用恒流源來實現(xiàn)的示例。在圖3所示的根據本發(fā)明實施例的升壓電路中，通過提供包括源極和漏極分別連接至第一 NM0s晶體管的源極和漏極的第八PMOS晶體管PM8的附件電路，降低了升壓電路的電壓大小要求。圖4示意性地示出了根據本發(fā)明實施例的升壓電路的信號曲線圖。圖4中示出了具體的電壓值大小，具體地說，其中示出了期望輸出電壓值VE等于8V、第一 NMOS晶體管匪I的閾值電壓Vt等于0. 5V的情況。同樣，電荷泵I輸出的是在一段時間之后穩(wěn)定為特定的期望輸出電壓值VE (具體地，在圖4所示的示例中，VE = SV)的電壓信號。如圖2所示，為了實現(xiàn)期望輸出電壓值VE = 8V，電荷泵I的輸出電壓HVl僅僅需要滿足HVI = VE = 8V ；由此，第一 NMOS晶體管匪I的柵極上的電壓Vrampl上的電壓值在一段時間之后同樣等于期望輸出電壓值VE(SV)。啟動NMOS晶體管NME的源極上的電壓值Vramp2比第一 NMOS晶體管匪I的柵極上的電壓Vrampl上的電壓值先打到期望輸出電壓值VE (8V)，但是在第一 NMOS晶體管匪I的柵極上的電壓Vrampl上的電壓值即將達到期望輸出電壓值VE(SV)之前(在圖4所示的示例中，在Vrampl = 7. 5V時)，啟動NMOS晶體管NME的源極上的電壓值Vramp2開始下降。最后，輸出電壓VEE首先快速上升一小段時間(第一豎直虛線與第二豎直虛線之間的時間段)，然后緩慢升一小時間(第二豎直虛線與第三豎直虛線之間的時間段)，最后再提速上升至期望輸出電壓值VE (8V)。由此，通過使用根據本發(fā)明實施例的升壓電路，無需為了實現(xiàn)期望輸出電壓值VE而提供大于輸出電壓值VE的初始更高電壓(即，VE+Vt)，從而實際上提供一種能夠降低電壓大小要求的升壓電路。圖5示意性地示出了根據本發(fā)明實施例的升壓電路的中采用的電流源的具體結構示例。也就是說，在圖5所示的實施例中，所述第一電源控制電路和所述第二電源控制電路是恒流源。
如圖5所示，根據本發(fā)明實施例的升壓電路可以采用的電流源包括時鐘產生電路51、占空比調制電路52、參考源產生電路53、第一電流源NMOS晶體管匪51、第二電流源NMOS晶體管匪52、以及第三電流源匪OS晶體管匪53。
其中，時鐘產生電路51的輸出端連接至占空比調制電路52的輸入端，占空比調制電路52的輸出端連接至第一電流源NMOS晶體管匪51的柵極，參考源產生電路53的輸出連接至第一電流源NMOS晶體管匪51的漏極，第一電流源NMOS晶體管匪51的源極連接至第二電流源NMOS晶體管匪52的漏極，第二電流源NMOS晶體管匪52的柵極和源極相連并接地，第三電流源NMOS晶體管匪53的柵極連接至第二電流源NMOS晶體管匪52的柵極，并且第三電流源NMOS晶體管匪53的源極接地。其中，第三電流源NMOS晶體管匪53的漏極上的電流Iout作為輸出電流。根據本發(fā)明的另一優(yōu)選實施例，還提供了一種采用了上述升壓電路的集成電路?？梢岳斫獾氖?，雖然本發(fā)明已以較佳實施例披露如上，然而上述實施例并非用以限定本發(fā)明。對于任何熟悉本領域的技術人員而言，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述掲示的技術內容對本發(fā)明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內。
權利要求
1.ー種升壓電路，其特征在于包括第一 PMOS晶體管、第二 PMOS晶體管、第一電源控制電路、第一 NMOS晶體管、第一電容器；其中，第一 PMOS晶體管的源極和第二 PMOS晶體管的源極互聯(lián)，并且連接至電荷泵的輸出端；第一PMOS晶體管的柵極和第二PMOS晶體管的柵極互聯(lián)，并且連接至第一 PMOS晶體管的漏極和第一電源控制電路；第一電源控制電路的另一端接地；第二 PMOS晶體管的漏極連接至第一 NMOS晶體管的柵極，并且第二 PMOS晶體管的漏極還連接至第一電容器的第一端，第一電容器的第二端接地；第一 NMOS晶體管的源極連接至電荷泵的輸出端；并且，所述升壓電路進一歩包括第八PMOS晶體管；其中，第八PMOS晶體管的源極和漏極分別連接至第一 NMOS晶體管的源極和漏扱。
2.根據權利要求I所述的升壓電路，其特征在于進一歩包括柵極和漏極互連的第三PMOS晶體管、柵極和漏極互連的第四PMOS晶體管、柵極和漏極互連的第五PMOS晶體管；其中，第三PMOS晶體管的源極與第一電容器的第一端相連，第三PMOS晶體管的漏極與第四PMOS晶體管的源極相連，第四PMOS晶體管的漏極與第五PMOS晶體管的源極相連，第五PMOS晶體管的漏極接地。
3.根據權利要求I或2所述的升壓電路，其特征在于進一歩包括電壓比較器，其中電壓比較器的正輸入端連接至第五PMOS晶體管的源扱，電壓比較器的負輸入端連接至ー個參考電壓。
4.根據權利要求3所述的升壓電路，其特征在于，參考電壓的取值介于0.5V-1. 5V之間。
5.根據權利要求I或2所述的升壓電路，其特征在于進一歩包括第六PMOS晶體管和第七PMOS晶體管；其中，第六PMOS晶體管的源極和第七PMOS晶體管的源極均連接至電荷泵的輸出端；第六PMOS晶體管的柵極接地；第七PMOS晶體管的柵極和漏極互連，并連接至第六PMOS晶體管的漏極。
6.根據權利要求3所述的升壓電路，其特征在于進一歩包括啟動NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管以及第ニ電源控制電路；其中，啟動NMOS晶體管的柵極接電壓比較器輸出的使能信號，啟動NMOS晶體管的源極連接至第二電容器的第一端，啟動NMOS晶體管的漏極連接至第三NMOS晶體管的源極，第三NMOS晶體管的漏極接地；第三NMOS晶體管的柵極連接至第二 NMOS晶體管的柵極，第二 NMOS晶體管的源極連接至第二電源控制電路，第二 NMOS晶體管的漏極接地。
7.根據權利要求I或2所述的升壓電路，其特征在于，所述第一電源控制電路和所述第ニ電源控制電路是恒流源或者采用RC延時控制的電壓源。
8.根據權利要求I或2所述的升壓電路，其特征在于，所述第一電源控制電路和所述第二電源控制電路是恒流源，并且所述電流源包括時鐘產生電路、占空比調制電路、參考源產生電路、第一電流源NMOS晶體管、第二電流源NMOS晶體管、以及第三電流源NMOS晶體管；其中，時鐘產生電路的輸出端連接至占空比調制電路的輸入端，占空比調制電路的輸出端連接至第一電流源NMOS晶體管的柵極，參考源產生電路的輸出連接至第一電流源NMOS晶體管的漏極，第一電流源NMOS晶體管的源極連接至第二電流源NMOS晶體管的漏極，第二電流源NMOS晶體管的柵極和源極相連并接地，第三電流源NMOS晶體管的柵極連接至第二電流源NMOS晶體管的柵極，并且第三電流源NMOS晶體管的源極接地。
9.一種采用了根據權利要求I至8之一所述的升壓電路的集成電路。
全文摘要
本發(fā)明提供了一種升壓電路以及集成電路。根據本發(fā)明實施例的升壓電路包括第一PMOS晶體管、第二PMOS晶體管、第一電源控制電路、第一NMOS晶體管、第一電容器。其中，第一PMOS晶體管的源極和第二PMOS晶體管的源極互聯(lián)，并且連接至電荷泵的輸出端。第一PMOS晶體管的柵極和第二PMOS晶體管的柵極互聯(lián)，并且連接至第一PMOS晶體管的漏極和第一電源控制電路；第一電源控制電路的另一端接地。第二PMOS晶體管的漏極連接至第一NMOS晶體管的柵極，并且第二PMOS晶體管的漏極還連接至第一電容器的第一端，第一電容器的第二端接地；第一NMOS晶體管的源極連接至電荷泵的輸出端。根據本發(fā)明實施例的升壓電路進一步包括第八PMOS晶體管；其中，第八PMOS晶體管的源極和漏極分別連接至第一NMOS晶體管的源極和漏極。
文檔編號H02M3/155GK102624229SQ20121009355
公開日2012年8月1日 申請日期2012年3月31日 優(yōu)先權日2012年3月31日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司