專利名稱：Esd保護(hù)器件和方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例一般地涉及半導(dǎo)體器件和用于制造半導(dǎo)體器件的方法，并且更特別地，涉及用于集成電路和其它電路中的靜電放電(ESD)保護(hù)的半導(dǎo)體器件以及電子組件。
背景技術(shù)：
現(xiàn)代集成電路(IC)和電子組件以及其中的器件存在由于靜電放電(ESD)事件而損壞的風(fēng)險(xiǎn)。這是本領(lǐng)域公知的。因此，跨這些器件、IC和電子電路或組件的端子提供EDS鉗位電路(電壓限制器件)是常見的。如此處使用的，術(shù)語集成電路和縮寫IC意指任意類型的電路或電子組件，不論是形成在單片襯底內(nèi)的，還是作為單獨(dú)元件或其組合形成的。



下面將結(jié)合下列附圖描述本發(fā)明，其中類似的參考號(hào)指示類似的元件，并且其中圖I是一種電路或電子組件的簡(jiǎn)化示意圖，其中靜電放電(ESD)鉗位電路被設(shè)置在輸入輸出(I/o)端子和地或IC的公共端子之間，以便保護(hù)IC內(nèi)的其它器件，即，保護(hù)耦連到I/o端子的“電路核心”；圖2是示出了圖I的ESD鉗位電路的內(nèi)部組件的簡(jiǎn)化示意圖；圖3是典型ESD保護(hù)器件的電流對(duì)電壓的簡(jiǎn)化圖示；圖4示出了根據(jù)本發(fā)明的實(shí)施例、實(shí)現(xiàn)在半導(dǎo)體襯底內(nèi)并且適合于在圖1-2的電路內(nèi)使用的ESD鉗位晶體管的簡(jiǎn)化橫截面視圖；圖5示出了類似于圖4但是根據(jù)提供雙向ESD鉗位功能的本發(fā)明的另一個(gè)實(shí)施例的實(shí)現(xiàn)在半導(dǎo)體襯底內(nèi)的雙極ESD鉗位電路的簡(jiǎn)化橫截面視圖；圖6是根據(jù)橫向基極-集電極間隔尺寸D (以微米為單位)，管芯上的四種不同方位角朝向中的ESD鉗位晶體管的最高觸發(fā)電壓Vtl和相同四個(gè)方位角朝向中的最低觸發(fā)電壓Vtl之間的差(AVtl) mx (以伏為單位)的簡(jiǎn)化圖示；圖7-17是根據(jù)本發(fā)明的其它實(shí)施例并且示出了附加細(xì)節(jié)的圖4所示類型的ESD鉗位晶體管在制造的各個(gè)階段期間的簡(jiǎn)化橫截面圖；以及圖18是被放大很多并且示出了進(jìn)一步細(xì)節(jié)的圖4和18的ESD晶體管內(nèi)的圍繞雪崩擊穿區(qū)的區(qū)域的簡(jiǎn)化示意橫截面表示。
具體實(shí)施例方式下列詳細(xì)描述本質(zhì)上僅僅是示例性的，并且不希望限制本發(fā)明或本發(fā)明的應(yīng)用和使用。另外，不希望受在前面的技術(shù)領(lǐng)域、背景技術(shù)或下面的具體描述中給出的任意明確或暗示的理論的約束。為了說明的簡(jiǎn)化和清楚起見，附圖示出了構(gòu)造的一般方式，并且可能省略了公知特征和技術(shù)的描述和細(xì)節(jié)，以便避免不必要地使得本發(fā)明難以理解。另外，附圖中的元件不一定是按比例繪制的。例如，圖中的某些元件或區(qū)域的尺寸可能相對(duì)于其它元件或區(qū)域被夸大，以便幫助改進(jìn)對(duì)本發(fā)明的實(shí)施例的理解。說明書和權(quán)利要求書中的術(shù)語“第一”、“第二”、“第三”、“第四”等(如果有的話)可用于區(qū)分類似的元件，并且不必然用于描述特定的順序或時(shí)間順序。應(yīng)當(dāng)理解，這樣使用的術(shù)語在適當(dāng)場(chǎng)合下是可以互換的，使得此處描述的本發(fā)明的實(shí)施例，例如，能夠以不同于此處示出或以其它方式描述的順序不同的 順序操作。另外，術(shù)語“包括”、“包含”、“具有”和它們的變體旨在覆蓋非排它性的包括，從而包括一系列元素的處理、方法和物品或裝置不必然局限于這些元素，而可以包括未明確列出的或這些處理、方法和物品或裝置所固有的其它元素。此處使用的術(shù)語“耦連”定義為以電氣或非電氣方式直接或間接連接。此處使用的術(shù)語“大體”和“大體上”意味著足以在實(shí)際方式中實(shí)現(xiàn)所描述的目的，并且微小的不理想性(如果有的話)對(duì)于所描述的目的而言也不明顯。此處使用的術(shù)語“半導(dǎo)體”旨在包括任意半導(dǎo)體，不論是單晶、多晶還是非晶的，并且包括Type IV半導(dǎo)體、非Type IV半導(dǎo)體、化合物半導(dǎo)體以及有機(jī)和無機(jī)半導(dǎo)體。另外，術(shù)語“襯底”和“半導(dǎo)體襯底”旨在包括單晶襯底、多晶襯底、非晶襯底、薄膜結(jié)構(gòu)、分層結(jié)構(gòu)，例如但不限于，絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)、以及它們的組合。術(shù)語“半導(dǎo)體”被縮寫為“SC”。為了解釋方便并且不希望作為限制，此處針對(duì)硅半導(dǎo)體描述半導(dǎo)體器件和制造方法，但是本領(lǐng)域技術(shù)人員將理解，還可以使用其它半導(dǎo)體材料。另外，各種器件類型和/或摻雜SC區(qū)可被標(biāo)識(shí)為N型或P型，但是這僅是為了描述方便，而不希望作為限制，并且這種標(biāo)識(shí)可被以更一般的描述“第一傳導(dǎo)類型”或“第二相反傳導(dǎo)類型”代替，其中第一類型可以是N型或P型，并且第二型是P型或N型。圖I是電路20的簡(jiǎn)化示意圖，其中ESD鉗位電路21被設(shè)置在例如輸入輸出(I/O)端子22和IC的地或公共端子23之間，以便保護(hù)其中的其它器件，即，保護(hù)也耦連到I/O和公共端子22、23的“電路核心” 24。本領(lǐng)域技術(shù)人員將理解，ESD鉗位電路21可跨IC的任意端子設(shè)置，并且此處對(duì)I/O端子的引用旨在包括任意和所有其它端子，而不僅是用于輸入或輸出信號(hào)的端子。另外，圖I的方框21中示出的齊納二極管符號(hào)僅是為了方便標(biāo)識(shí)ESD塊21的電壓限制功能，并且不希望暗示此處必然存在齊納二極管。對(duì)于用于ESD保護(hù)的結(jié)構(gòu)或元件，術(shù)語器件、鉗位電路和晶體管可互換地使用。圖2是示出了 ESD鉗位電路21的內(nèi)部組件的簡(jiǎn)化示意圖，ESD鉗位電路21采用雙極晶體管25，其具有發(fā)射極26、集電極27、基極28和跨I/O端子22、23耦接的內(nèi)部電阻29。當(dāng)跨端子22、23的電壓上升超過預(yù)定限制時(shí)，雙極晶體管25導(dǎo)通，根據(jù)希望將跨端子22,23的電壓限制到低于會(huì)損壞電路核心24的級(jí)別。圖3示出了示出了典型的靜電放電(ESD)保護(hù)器件(例如，圖2的器件21)的傳輸線脈沖電流(I)對(duì)電壓(V)的簡(jiǎn)化圖示30。隨著所施加的電壓增加，非常小的電流流動(dòng)，直至IJ在電壓VtI處達(dá)到觸發(fā)電壓31。一旦被觸發(fā)操作，ESD器件導(dǎo)通，并且電流增加到具有電流Ih和電壓Vh的保持點(diǎn)32。取決于電壓源的內(nèi)部阻抗，電流和電壓可以進(jìn)一步增加到在電流It2和電壓Vt2處的點(diǎn)33，超過該點(diǎn)則可能發(fā)生破壞性故障，導(dǎo)致伴隨著電壓下降的進(jìn)一步電流增加。靜電放電(ESD)保護(hù)器件旨在在具有正常操作電壓Vo的相關(guān)半導(dǎo)體(SC)器件或非SC器件或集成電路(IC)(即，受保護(hù)元件或電路核心24)的正常操作過程中保持靜止，但是當(dāng)出現(xiàn)過大電壓時(shí)導(dǎo)通，從而防止對(duì)受保護(hù)元件的損壞。ESD器件的觸發(fā)電壓Vtl應(yīng)當(dāng)超過受保護(hù)元件的最大正常DC操作電壓Vo (MAX),否則ESD器件將干擾受保護(hù)元件的正常操作。另外，Vtl應(yīng)當(dāng)小于例如大到足以損壞受保護(hù)元件的電壓Vtk (通常為瞬態(tài)電壓)，下面被稱為受保護(hù)元件擊穿電壓，縮寫為Vtk (PEBD)。因此，ESD器件應(yīng)當(dāng)被設(shè)計(jì)為使得Vo(MAX)〈Vt 1〈VTK (PEBD)。在SC管芯或晶片上提供若干ESD鉗位電路21，從而使得IC或電子組件的各種端子全部都可被保護(hù)是常見的。這幾個(gè)ESD鉗位電路的Vtl值相類似或在窄的預(yù)定范圍內(nèi)通常是重要的。當(dāng)圖2的雙極晶體管25被用于ESD鉗位電路21時(shí)，觸發(fā)電壓Vtl受晶體管25的基極-集電極間距的嚴(yán)重影響。不幸的是，通常的情況是即使使用標(biāo)稱相同的掩模形狀和尺寸在相同時(shí)間在相同SC晶片或管芯上制造幾個(gè)鉗位晶體管25，例如取決于晶片或管芯上的晶體管25的方位角朝向，SC晶片和/或管芯的不同部分內(nèi)的基極-集電極間距可能存在明顯變化。這導(dǎo)致依賴于例如標(biāo)稱相同的鉗位器件在IC晶片或管芯上的相對(duì)方位角朝向，標(biāo)稱相同的鉗位器件的Vtl在相同IC的不同區(qū)域中可能不同。這種Vtl變化(下面稱為AVtl)會(huì)不利地影響整體制造產(chǎn)量，并且是不希望的。過去，已經(jīng)使用了各種工藝修改以便最小化AVtl,但是這些修改通常伴隨著制造成本的不希望的增加或其它困難。因此，急需提供改進(jìn)的EDS鉗位電路，這些EDS鉗位電路以更一致的觸發(fā)電壓Vtl操作，而與它們?cè)谔囟↖C管芯或晶片上的位置或朝向無關(guān)，S卩，最小化AVtl。另外，希望能夠獲得改進(jìn)的ESD鉗位電路，而無需對(duì)用于形成ESD鉗位電路和IC的相關(guān)電路核心的制造工藝進(jìn)行重大修改。另外，結(jié)合附圖和本發(fā)明的背景技術(shù)，根據(jù)本發(fā)明的后續(xù)詳細(xì)描述和所附權(quán)利要求將明了本發(fā)明的其它所希望的特征和特性。圖4示出了根據(jù)本發(fā)明的實(shí)施例實(shí)現(xiàn)在半導(dǎo)體襯底內(nèi)的ESD鉗位晶體管70的簡(jiǎn)化橫截面圖。晶體管70被形成在襯底72內(nèi)(例如，P)，襯底72內(nèi)具有埋層區(qū)域73 (例如，N型，縮寫為NBL73)。從NBL73延伸到上表面71的區(qū)域74覆蓋在NBL73之上。根據(jù)可用的特定工藝和在相同時(shí)刻制造的所希望的器件，區(qū)域74可以是N型或P型。因此，區(qū)域74在各個(gè)圖中被標(biāo)識(shí)為“N/P”，指示可以使用任意傳導(dǎo)類型。在優(yōu)選實(shí)施例中，使用P型。與下層半導(dǎo)體具有界面791的淺溝槽電介質(zhì)隔離(STI)區(qū)域79、阱區(qū)761和762 (例如，N型，總體指示為76，阱區(qū)762中具有接觸區(qū)域80 (例如，N+))、以及具有橫向界面或邊界751的阱區(qū)75 (例如，P型)在區(qū)域74內(nèi)。另一個(gè)N區(qū)域86被設(shè)置為與N阱區(qū)域762電接觸， 橫向界面或邊界861面向P阱區(qū)域75的界面751并且與其間隔距離D。摻雜接觸區(qū)域77(例如，P+)被提供在P阱區(qū)域75內(nèi)，以便與P阱區(qū)域75形成歐姆接觸。P阱區(qū)域75內(nèi)的摻雜區(qū)域78 (例如，N +)作為晶體管70的發(fā)射極。P阱區(qū)域75作為晶體管70的基極。具有N十接觸區(qū)域80的N阱區(qū)域86、762作為晶體管70的集電極。區(qū)域74的中間部分85位于間隔距離D的界面或邊界751、861之間。如隨后解釋的，與相鄰區(qū)域75和86相比，區(qū)域74的中間部分85被更輕地?fù)诫s。隨著施加在晶體管70的端子22、23之間的電壓接近雪崩狀態(tài)，更輕摻雜的中間部分85 (不論是N型還是P型)變?yōu)樽杂奢d流子大體耗盡，并且有效地定義基極-集電極間距。因此，為了方便解釋，不論部分85是N型還是P型，跨邊界751,861之間的中間部分85的距離D在此處被稱為基極-集電極間距。電介質(zhì)層81被適宜地提供在表面(例如，界面)71上，其中的開口延伸到基極接觸區(qū)域77、發(fā)射極區(qū)域78和集電極接觸區(qū)域80。導(dǎo)體82形成到集電極接觸區(qū)域80的歐姆接觸，并且導(dǎo)體83形成到基極接觸區(qū)域77和發(fā)射極區(qū)域78的歐姆接觸，將區(qū)域77和78連接在一起。晶體管70的導(dǎo)體82被適宜地耦連到ESD鉗位電路21的端子22 (見圖2)和電路20 (見圖1)，并且晶體管70的導(dǎo)體83被適宜地耦連到ESD鉗位電路21的端子23和電路20。與位于被以距離D隔開的邊界或界面751、861之間的區(qū)域74的中間部分85相比，P阱基極區(qū)域75和集電極區(qū)域86 —般被更重地?fù)诫s，例如，有效地更重地?fù)诫s至少大約5倍，更適宜地更重地?fù)诫s至少大約10倍，并且優(yōu)選地在比區(qū)域74的中間部分85更重地?fù)诫s大約50-400倍的范圍內(nèi)。結(jié)合圖7-18更詳細(xì)地討論各個(gè)區(qū)域的相對(duì)摻雜。當(dāng)足夠大的電壓被施加在端子22、23之間時(shí)，基極區(qū)域75、85的中間部分85變?yōu)樽杂奢d流子耗盡，并且距離D表示基極-集電極間距。當(dāng)施加的電壓增加到Vtl時(shí)，在P阱75的邊界或界面751和另一個(gè)N區(qū)域86的邊界或界面861之間的中間部分85的區(qū)域84內(nèi)在距離D上發(fā)生雪崩擊穿。因此，晶體管70中發(fā)生雪崩擊穿的電壓Vtl取決于集電極N區(qū)域86的界面或邊界861和P阱區(qū)域75的界面或邊界751之間的間距尺寸 D，并且可以使用界面或邊界751、861之間的間距尺寸D調(diào)整Vtl ;間距尺寸D越大，Vtl越高，并且間距尺寸D越小，Vtl越小。已經(jīng)發(fā)現(xiàn)通過調(diào)整P阱基極區(qū)域75和另一個(gè)N區(qū)域86的摻雜輪廓(例如，界面或邊界751、861的形狀和/或摻雜濃度)，雪崩擊穿區(qū)域84可被限制為出現(xiàn)在STI區(qū)域79的半導(dǎo)體-電介質(zhì)界面791之下指定深度Y>0處，并且可以大大減小觸發(fā)電壓Vtl對(duì)間距尺寸D的不受控制的變化AD的敏感性AVtl。這被結(jié)合圖6和圖7_18更詳細(xì)地討論。圖5示出了類似于圖4的單極(單向)ESD鉗位電路70，但是根據(jù)本發(fā)明的另一個(gè)實(shí)施例、實(shí)現(xiàn)在半導(dǎo)體襯底72 (例如，P)內(nèi)的雙極(雙向)ESD鉗位電路700的簡(jiǎn)化橫截面圖。作為圖I的ESD鉗位電路2Γ，可以提供雙極ESD鉗位電路700。ESD鉗位電路700包括結(jié)合圖4描述類型的ESD晶體管70 (例如，在圖5的左部)，ESD晶體管70與和圖4的ESD晶體管70類型相同但是在中心平面701內(nèi)橫向鏡像或反射的ESD晶體管70R(例如，在圖5的右部)組合。對(duì)圖4的ESD晶體管70的各個(gè)區(qū)域的討論適用于圖5。關(guān)于圖5左部的ESD晶體管70使用相同的參考標(biāo)號(hào)，并且關(guān)于圖5右部的晶體管70R使用通過添加“R”修改的類似參考標(biāo)號(hào)，以便指示與晶體管70中的等同區(qū)域相比，它們?cè)谄矫?01內(nèi)橫向反射或鏡像。因此，圖5的ESD晶體管70 (類似于圖4的ESD晶體管70)具有帶有邊界或界面751的P阱區(qū)域75、N阱區(qū)域761、761 (總體指示為76)、P +區(qū)域77、N +區(qū)域78、N/P區(qū)域74的中間部分85內(nèi)的雪崩區(qū)域84、具有邊界或界面861的又一 N區(qū)域86、具有界面791的STI區(qū)域79、電介質(zhì)層81、導(dǎo)電基極-發(fā)射極接觸導(dǎo)體83以及界面751、861之間的基極-集電極間距尺寸D。接觸導(dǎo)體83被適宜地耦連到GND或公共端子23(見圖I)。按照晶體管70內(nèi)的對(duì)應(yīng)區(qū)域的鏡像配置，ESD晶體管70R具有等同區(qū)域75R、751R、761R、762R、76R、77R、78R、84R、85R、74R、86R、861R、79R、81R、83R和界面 751R、861R之間的基極-集電極間距尺寸DR。襯底72和NBL73是公共的。晶體管70的N阱集電極區(qū)域762和晶體管70R的N阱集電極區(qū)域762R在中心平面701附近合并。基極-發(fā)射極接觸導(dǎo)體83R耦連到圖I的I/O端子22。由于集電極區(qū)域762和762R被合并，在圖5的器件700的布置中不需要圖4的器件70的導(dǎo)體82，但是在其它實(shí)施例中可以包括該導(dǎo)體。出于相同原因，圖4的器件70的N +集電極接觸區(qū)域80 (和80R)也被適宜地省略，但是可被包括在其它實(shí)施例中。背對(duì)背ESD鉗位晶體管70、70R提供圖I的電路20的雙極(雙向)ESD鉗位電路21'。如果正電壓相對(duì)于端子23施加到端子I/O端子22，晶體管70R正向偏置，而晶體管70反向偏置，并且間距尺寸D大體確定觸發(fā)電壓Vtl。當(dāng)負(fù)電壓被相對(duì)于端子23施加到端子I/O端子22時(shí)，晶體管70正向偏置，而晶體管70R反向偏置，并且間距尺寸DR大體確定觸發(fā)電壓VtlR0根據(jù)D和DR大體相同還是不同，正向和反向觸發(fā)電壓Vtl和VTlR可以大體相同或不同?？梢允褂萌我獠贾?。關(guān)于圖4所示類型的單極(單向)ESD鉗位電路21，進(jìn)行可以如何減小由于間距尺寸D的不可避免的變化而產(chǎn)生的Vtl變化的以下討論，但是將基于此處的描述，本領(lǐng)域技術(shù)人員將理解如何將這些改進(jìn)也應(yīng)用于圖5的雙極(雙向)ESD鉗位電路21'。結(jié)合圖4對(duì)深度Y的討論也適用于圖5的類似深度Y、YR。圖6示出了根據(jù)橫向基極-集電極間隔尺寸D (以微米為單位)，管芯上的四種不同方位角朝向中ESD鉗位晶體管的最高觸發(fā)電壓Vtl和相同四個(gè)方位角朝向中的最低觸發(fā)電壓Vtl之間的差(AVtl) MX (以伏特為單位)的簡(jiǎn)化圖示64。每條軌跡線65、66、67、68對(duì)應(yīng)于不同的工藝狀態(tài)，導(dǎo)致雪崩區(qū)域84的不同深度Y。圖示64的軌跡線65、66對(duì)應(yīng)于圖4的雪崩擊穿區(qū)域84的深度Y相對(duì)淺，并且從而靠近位于上面的STI區(qū)域79的界面791的實(shí)施例。圖示64的軌跡線67、68對(duì)應(yīng)于雪崩擊穿區(qū)域84的深度Y被調(diào)整為確保雪崩擊穿 區(qū)域84位于STI區(qū)域79的界面791之下的半導(dǎo)體區(qū)域74的中間部分85的主體內(nèi)的實(shí)施例。結(jié)合示出了制造晶體管70的處理的圖7-17，并且結(jié)合示出了界面791之下的區(qū)域74的中間部分85內(nèi)的摻雜區(qū)域75、86的界面或邊界751、861的進(jìn)一步細(xì)節(jié)的圖18，更詳細(xì)地討論與邊界或界面751、861相關(guān)聯(lián)的摻雜輪廓，與邊界或界面751、861相關(guān)聯(lián)的摻雜輪廓被設(shè)置為確保雪崩擊穿區(qū)域84被限制為適當(dāng)?shù)匚挥谥黧w區(qū)域74內(nèi)，并且不靠近位于上面的STI區(qū)域79的界面791。圖7-17是根據(jù)本發(fā)明的其它實(shí)施例并且示出了附加細(xì)節(jié)的圖4的ESD鉗位電路70在制造的各個(gè)階段108-118期間的簡(jiǎn)化橫截面圖，并且示出了所獲得的結(jié)構(gòu)208-218。通過描述優(yōu)選實(shí)施例并且不作為限制，摻雜水平和/或摻雜劑量包括在圖8-18的討論中。離子注入是摻雜器件70內(nèi)的各個(gè)區(qū)域的優(yōu)選方法，但是不旨在作為限制，并且還可以使用本領(lǐng)域公知的其它摻雜方法。光致抗蝕劑是用于離子注入摻雜的合適掩模材料，并且除非另外特別說明，在下文中假定使用光致抗蝕劑，但是不希望作為限制。本領(lǐng)域技術(shù)人員將理解，根據(jù)所希望使用的摻雜劑和摻雜方法，還可以使用本領(lǐng)域公知的其它類型的掩模層或材料。類似地，作為例子而不是限制，針對(duì)硅半導(dǎo)體示出制造處理。本領(lǐng)域技術(shù)人員將理解，可以根據(jù)所希望的特定器件特性做出對(duì)半導(dǎo)體材料、摻雜劑、摻雜方法、摻雜水平和/或劑量以及器件70 (和器件700)中的各個(gè)區(qū)域的尺寸的選擇的實(shí)質(zhì)修改，并且作為例子而不是限制在此處給出。還參考圖4識(shí)別在此處描述其形成的各個(gè)區(qū)域?，F(xiàn)在參考圖7的制造階段108，提供了初始半導(dǎo)體襯底72i(例如，P)，其中下部721優(yōu)選地被以大約5E18cm_3進(jìn)行硼摻雜，并且具有上表面724的上部(例如，EPI-I) 722優(yōu)選地被以大約2E15cm_3進(jìn)行硼摻雜。上部722優(yōu)選地通過外延沉積形成，并且被稱為EPI-1。EPI-I層722的厚度723適宜地在大約7到8微米的范圍內(nèi)，但是還可以使用更大或更小的厚度。在其它實(shí)施例中，可以用其它方式形成初始SC襯底72i?？梢允褂萌我獠贾谩５玫浇Y(jié)構(gòu)208?，F(xiàn)在參考圖8的制造階段109，具有封閉部分901和開放部分902的掩模90被應(yīng)用到結(jié)構(gòu)208的表面724上。通過開放部分902提供注入A，以便形成襯底72i內(nèi)的NBL區(qū)域73。對(duì)于硅SC，銻是NBL層73的合適摻雜劑。大約lE19cm_3的峰值摻雜密度和表面724之下大約I到2微米范圍內(nèi)的厚度731是優(yōu)選的，但是還可以使用其它摻雜劑、濃度和深度。得到結(jié)構(gòu)209。現(xiàn)在參考圖9的制造階段110，掩模90被去除，并且優(yōu)選地在具有NBL73的襯底72i上在表面724上形成大約3到4微米的厚度741的第二外延層740 (“EPI-2”)。如前面說明的，EPI-2層740可以是N或P摻雜的，并且被適宜地以大約2E15cm_3的摻雜密度生長(zhǎng)，但是也可以使用更大或更小的摻雜水平和厚度。在優(yōu)選實(shí)施例中，使用硼以提供P型摻雜，但是還可以使用其它摻雜劑。EPI-2層740具有上表面71，并且提供器件70的N/P區(qū)域74。在指示的位置使用本領(lǐng)域公知的手段適宜地提供大體從表面71延伸到P型下部721的大體以電介質(zhì)填充的深溝槽隔離(DTI)區(qū)域792。DTI區(qū)域792提供在DTI區(qū)域792之間的EPI-2區(qū)域740內(nèi)后續(xù)形成的ESD晶體管70和在相同襯底上橫向地位于DTI區(qū)域792之外的其它器件或元件之間的橫向電隔離。得到結(jié)構(gòu)210，此后將其稱為襯底72。本領(lǐng)域技術(shù)人員將理解，還可以用其它方式和其它順序形成結(jié)構(gòu)210中示出的襯底72。作為例子而不是作為限制，可以在此處示出的任意階段之前或之后，在制造處理的其它階段形成DTI 區(qū)域 792。
現(xiàn)在參考圖10的制造階段111，在襯底72的EPI-2層740的表面71上施加具有封閉部分911和開口 912、913的掩模91。通過開口 912、913提供N型注入B以便形成N阱區(qū)域926、具有邊界927-1的N阱區(qū)域927。磷和砷是用于這些N阱區(qū)域的合適摻雜劑。在表面71處或附近，在大約lE18cm_3范圍內(nèi)峰值砷濃度是優(yōu)選的。位于表面71之下大約O. 5微米的大約l-2E17cm_3的峰值磷濃度，并且具有EPI-2層740的厚度741的大約25%到75%的總深度928是優(yōu)選的，但是也可以使用其它摻雜劑和摻雜密度和深度。得到結(jié)構(gòu)211?，F(xiàn)在參考圖11的制造階段112。使用本領(lǐng)域公知的手段，在結(jié)構(gòu)211的表面71中所指示的位置處，按照希望形成具有下部電介質(zhì)-半導(dǎo)體界面791和深度792的常規(guī)淺溝槽電介質(zhì)隔離(STI)區(qū)域79。深度792通常在大約O. 05到2微米的范圍內(nèi)，更適宜地大約
O.2到O. 5微米，并且優(yōu)選地大約O. 36微米，但是也可以使用更厚和更薄的STI區(qū)域。在STI形成之后，該表面被適宜地平面化，以便重新暴露SC襯底72的表面71。得到結(jié)構(gòu)212。雖然希望STI區(qū)域79，但在其它實(shí)施例中，它們可被省略，并且界面791可被認(rèn)為是與任意位于上面的表面電介質(zhì)的界面?，F(xiàn)在參考圖12的制造階段113，掩模92被施加在具有封閉部分921和開口 922的表面71上。通過掩模92的開口 922提供例如硼的P型鏈?zhǔn)阶⑷隒，以便在指示的位置形成P阱75，其橫向邊界或界面751面向N阱區(qū)域927的邊界927-1。如隨后解釋的，圖10-13的界面或邊界927-1對(duì)應(yīng)于圖4和14-18的界面或邊界861。P阱75優(yōu)選地具有從表面71起EPI-2厚度741的大約30%到70%的深度752。峰值摻雜劑濃度通常在大約lE17cm_3到lE18cnT3的范圍內(nèi)，優(yōu)選地為大約4E17cnT3到8E17cnT3，通常在表面71之下大約O. 5到O. 9微米的深度處，但是也可以使用更大和更小的深度和摻雜劑密度以及其它摻雜劑。換言之，P阱75的界面或邊界751處的峰值摻雜濃度通常位于深度Y>0微米處，適宜地在大約深度Υ>0. I微米處，更希望地在大約深度Y >0. 2微米處，并且優(yōu)選地在界面791 (例如，STI區(qū)域79的)的界面791之下大約深度Y > O. 3微米處。在STI區(qū)域79被省略和/或被表面電介質(zhì)(例如，圖4或18的電介質(zhì)81)代替的實(shí)施例中，界面791應(yīng)當(dāng)被解釋為指示這種表面電介質(zhì)或鈍化層與包括寬度D的中間部分85的下層半導(dǎo)體之間的界面。
在下面的表I和II中示出了用于注入B和C的優(yōu)選鏈?zhǔn)阶⑷氲募?xì)節(jié)。如上面解釋的并且結(jié)合表I和II以及圖18的討論，注入B和C的組合導(dǎo)致?lián)诫s輪廓或邊界751、861，它們使得雪崩區(qū)域84在界面791之下的距離Y處位于區(qū)域74 (見圖4)的中間部分85的主體內(nèi)。雖然表I和II內(nèi)標(biāo)識(shí)的鏈?zhǔn)阶⑷胧莾?yōu)選的，但是也可以使用其它摻雜劑、濃度和深度，只要所得摻雜輪廓如上所述將雪崩區(qū)域84有效地定位在深度Y處即可。已經(jīng)發(fā)現(xiàn)這種布置顯著地減小了基極-集電極間距尺寸D的方位角朝向敏感性，并且因此大大減小了觸發(fā)電壓Vtl的方位角變化。得到結(jié)構(gòu)213。現(xiàn)在參考圖13的制造階段114，掩模92被去除，并且被具有封閉部分931和開口932,933的掩模93替代。通過開口 932、933提供N型注入D以便形成與晶體管70相關(guān)聯(lián)的N阱區(qū)域936、937。在優(yōu)選實(shí)施例中，掩模93的開口 932大體與掩模91的開口 912 —致，但是在其它實(shí)施例中可以不同。同樣，在優(yōu)選實(shí)施例中，掩模93的開口 933較窄并且位于掩模91的開口 913內(nèi)，但是在其它實(shí)施例中可以具有其它寬度。掩模93具有開口 932、933和注入D的目的是延伸制造階段111的N阱區(qū)域926、927以便形成與NBL73實(shí)現(xiàn)歐姆電接觸的N阱區(qū)域936、937。表面71之下第一深度處大約5E17cnT3到2E18cnT3范圍內(nèi)的 第一峰值濃度有益地在大約O. 3到I微米范圍內(nèi)，并且優(yōu)選地大約O. 75微米，并且在表面71之下大約I. 5到2微米的范圍內(nèi)，并且優(yōu)選地大約I. 8微米的第二深度處，第二峰值濃度有益地在大約4E17cm_3到lE18cm_3范圍內(nèi)，并且總深度如上面所述足以將N阱區(qū)域936、937耦連到NBL73。然而，在其它實(shí)施例中，也可以使用其它摻雜劑和摻雜密度和深度。得到結(jié)構(gòu)214。N阱區(qū)域936、937對(duì)應(yīng)于圖4的器件70的N阱761、762 (總體指示為76)，并且此后也被如此標(biāo)識(shí)。具有在圖12中形成的橫向邊界或界面927-1的N阱927的橫向延伸超出在圖13中形成的N阱937的部分對(duì)應(yīng)于具有橫向邊界861的圖4的另一個(gè)N區(qū)域86，并且此后也被如此標(biāo)識(shí)。制造階段113、114可以以任意順序執(zhí)行，并且可被在制造階段111、112之前或之后執(zhí)行?，F(xiàn)在參考圖14的制造階段115，掩模層93被去除，并且“硅化物阻擋”層94被施加在表面71上，并且被構(gòu)圖以便在希望防止形成導(dǎo)體(稍后沉積)的硅化物和半導(dǎo)體表面 71的暴露部分之間的反應(yīng)的位置提供硅化物阻擋區(qū)域941，并且在硅化物阻擋區(qū)域941之間在希望用于后續(xù)沉積導(dǎo)體的位置處具有開口 942，以便形成確保到SC表面71的下層部分的良好歐姆接觸的硅化物。在優(yōu)選實(shí)施例中，硅化物阻擋層94優(yōu)選地包括覆蓋表面71的大約10-20納米厚的第一層氧化硅，其后是覆蓋第一層的大約40-80納米厚的第二層氮化硅，但是在其它實(shí)施例中也可以使用其它材料和厚度。得到結(jié)構(gòu)215。雖然希望提供硅化物阻擋區(qū)域941，但是它們?cè)谄渌鼘?shí)施例中可被省略。因此，在后續(xù)圖15-17中，以虛線指示硅化物阻擋區(qū)域941，并且在圖4中將其忽略，由于它們被結(jié)合于在制造階段118中施加的表面電介質(zhì)層81內(nèi)?，F(xiàn)在參考圖15的制造階段116，掩模95被施加在表面71和硅化物阻擋區(qū)域941上。掩模95具有封閉部分951和開口 952、953，開口 952、953對(duì)應(yīng)于將被使用注入E形成的(例如，N+)摻雜歐姆接觸區(qū)域的所希望位置。通過開口 952、953提供N型注入E，其中通過開口 952形成N+摻雜歐姆發(fā)射極區(qū)域78，并且通過開口 953形成N+摻雜歐姆集電極接觸區(qū)域80。選擇注入E的摻雜劑、能量和劑量，以便提供相對(duì)淺的重?fù)诫sN +區(qū)域，例如，采用砷摻雜劑，采用大約lE20cnT3或更大的峰值濃度，以及大約O. 3微米的深度，但是也可以使用其它摻雜劑、濃度和深度。得到結(jié)構(gòu)216?，F(xiàn)在參考圖16的制造階段117，去除掩模95并且施加掩模96，掩模96具有封閉部分961和對(duì)應(yīng)于將使用注入F形成的(例如，P +)摻雜歐姆接觸區(qū)域77的所希望位置的開口 962。提供P型注入F，其中通過開口 962形成P+摻雜歐姆接觸區(qū)域77。選擇注入F的摻雜劑、能量和劑量，以便提供相對(duì)淺的重?fù)诫sP +區(qū)域，例如，采用硼摻雜劑，利用大約lE20cnT3或更大的峰值濃度，以及大約O. 2微米的深度，但是也可以使用其它摻雜劑、濃度和深度。得到結(jié)構(gòu)217?，F(xiàn)在參考圖17的制造階段118，去除掩模96，施加電介質(zhì)層81，并且將其構(gòu)圖成暴露摻雜接觸區(qū)域77、78、80的希望形成歐姆電接觸的部分，在其中施加導(dǎo)體82、83，并且耦連到端子23、22，這些全部使用本領(lǐng)域公知的方法。得到結(jié)構(gòu)218。ESD鉗位電路70大體完成了。雖然制造階段108-118示出了如何形成圖4的單極(單向)鉗位晶體管70，但是本領(lǐng)域技術(shù)人員基于此處的描述將理解，可以用大體相同的方式，使用與結(jié)合圖8-18所述的制造階段大體相同的制造階段，通過適當(dāng)修改的掩模開口以便與鉗位晶體管70同時(shí)在相對(duì) 附近區(qū)域形成如圖5所示互連的鉗位晶體管70R，來制造圖5的雙極(雙向)鉗位電路700。 圖18是被放大并且示出了進(jìn)一步細(xì)節(jié)的圖4的ESD晶體管70內(nèi)的圍繞雪崩擊穿區(qū)84的區(qū)域90的簡(jiǎn)化示意橫截面表示。以任意單位表示縱坐標(biāo)(深度)和橫坐標(biāo)(橫向距離)，這是由于圖18的目的并不是旨在形成具體器件的橫截面圖，而是在概念上示出此處描述的結(jié)構(gòu)和方法如何提供摻雜區(qū)域75、85和86，所述摻雜區(qū)域75、85和86具有以導(dǎo)致位于電介質(zhì)-半導(dǎo)體界面791之下的距離Y處的雪崩區(qū)域84的最小有效距離D'間隔開的(類似于距離D)有效邊界75Γ、86廣(類似于邊界751、861)。圖18的有效邊界751'、861'和有效距離IV與圖4-5和14-17的幾何邊界751、861和距離D的不同之處在于有效邊界75Γ、86廣和有效距離D'考慮了區(qū)域75、85和86的相對(duì)摻雜水平的影響，如下面所解釋的。軌跡線91示出了在雪崩區(qū)域84附近區(qū)域的P阱75的有效邊界或界面751'的近似輪廓線，并且軌跡線92示出了以最小有效距離D'分隔開的在雪崩區(qū)域84附近區(qū)域的另一個(gè)N區(qū)域86的有效邊界或界面861'的近似輪廓線。雪崩區(qū)域84出現(xiàn)在大體位于有效邊界751'、861'之間的更輕摻雜區(qū)域85內(nèi)，一般地，有效邊界751'、861'具有最小有效間隔距離D'。對(duì)于給定的施加電壓，當(dāng)D'較小時(shí)，導(dǎo)致雪崩狀態(tài)的電場(chǎng)較大。當(dāng)相鄰區(qū)域75、86之一或兩者的相對(duì)摻雜比基極-集電極間隔區(qū)域85或兩者的摻雜大很多時(shí)，D'較小。與此等同，如果區(qū)域75和86的相對(duì)摻雜與區(qū)域85接近，耗盡區(qū)延伸到相鄰區(qū)域75和86內(nèi)，并且有效距離D'(和Vtl)增加，并且相反地，隨著相鄰區(qū)域75和86與基極-集電極間隔區(qū)域85的摻雜比例增加，有效距離D'(和Vtl)減小。仿真指示當(dāng)區(qū)域75和86的有效摻雜輪廓或邊界751'、861'在這種深度提供以最小有效距離D'間隔開的近似對(duì)峙的峰值摻雜劑濃度，或至少一個(gè)峰值摻雜物濃度面對(duì)更均勻的或另一個(gè)摻雜濃度時(shí)，在所述實(shí)施例中的雪崩區(qū)域84出現(xiàn)在界面791之下距離Y處。下面的表I和II指示產(chǎn)生圖18所示的滿意結(jié)構(gòu)并且提供圖6的軌跡線67、68的注入摻雜條件。同樣在表I不出的次滿意摻雜條件提供次優(yōu)結(jié)構(gòu)，產(chǎn)生圖6的軌跡線65、66。一起參考圖6和表I，應(yīng)當(dāng)注意具有高注入能量(并且因此更深的峰值摻雜劑濃度)的注入條件提供圖18所示的滿意的有效邊界或界面輪廓751'、861'，并且產(chǎn)生表現(xiàn)出(AVtl)MX的很小值的圖6的軌跡線67和68。相反，使用較低注入能量和較淺摻雜區(qū)域的其它結(jié)構(gòu)和制造方法產(chǎn)生具有大得多的(AVtl)mx值的圖6的軌跡線65、66。表I :導(dǎo)致圖6的軌跡線65-68的注入B條件
權(quán)利要求
1.一種電子組件，包括 第一外部端子和第二外部端子； 耦連在所述第一外部端子和所述第二外部端子之間的核心電路； 耦連在所述第一外部端子和所述第二外部端子之間的雙極晶體管靜電放電(ESD)鉗位電路，其中所述雙極晶體管靜電放電(ESD)鉗位電路包括 電耦連到所述第一外部端子的第一摻雜密度的發(fā)射極區(qū)域、電耦連到所述第二外部端子的第二摻雜密度的集電極區(qū)域、位于所述發(fā)射極區(qū)域和所述集電極區(qū)域之間的第三摻雜密度的基極區(qū)域、以及位于所述基極區(qū)域和所述集電極區(qū)域之間的第四摻雜密度的另一個(gè)區(qū)域，其中至少所述另一個(gè)區(qū)域延伸到位于上面的電介質(zhì)-半導(dǎo)體界面；并且其中 所述基極區(qū)域與所述另一個(gè)區(qū)域具有第一摻雜劑邊界，并且所述集電極區(qū)域與所述另一個(gè)區(qū)域具有第二摻雜劑邊界，并且其中所述第一摻雜劑邊界和所述第二摻雜劑邊界中的至少一個(gè)在所述電介質(zhì)-半導(dǎo)體界面下的距離Y>0處具有最大摻雜劑密度。
2.如權(quán)利要求I所述的組件,其中Y彡0.I微米。
3.如權(quán)利要求I所述的組件，其中所述第一摻雜劑邊界和所述第二摻雜劑邊界分別在所述電介質(zhì)-半導(dǎo)體界面下的距離Yl和Y2處具有最大摻雜劑濃度，并且其中Y1>0且Y2>0。
4.如權(quán)利要求I所述的組件，其中所述基極區(qū)域和所述集電極區(qū)域比所述另一個(gè)區(qū)域更重地?fù)诫s。
5.如權(quán)利要求4所述的組件，其中所述基極區(qū)域的峰值摻雜劑濃度和所述集電極區(qū)域的峰值摻雜劑濃度超過所述另一個(gè)區(qū)域的平均摻雜劑濃度至少5倍。
6.如權(quán)利要求5所述的組件，其中所述基極區(qū)域的峰值摻雜劑濃度和所述集電極區(qū)域的峰值摻雜劑濃度超過所述另一個(gè)區(qū)域的平均摻雜劑濃度至少10倍。
7.如權(quán)利要求I所述的組件，其中所述發(fā)射極區(qū)域和基極接觸區(qū)域被大體上短接在一起。
8.如權(quán)利要求I所述的組件，其中所述第一摻雜劑邊界和所述第二摻雜劑邊界通過所述另一個(gè)區(qū)域以最小距離D間隔開，并且其中所述最小距離D出現(xiàn)在所述電介質(zhì)-半導(dǎo)體界面之下的深度Y>0處。
9.如權(quán)利要求8所述的組件，其中所述雙極晶體管靜電放電(ESD)鉗位電路被調(diào)整為具有大體上由D確定的雪崩觸發(fā)電壓Vtl。
10.一種用于形成雙極晶體管靜電放電(ESD)鉗位電路的方法，包括 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有延伸到第一表面的第一導(dǎo)電類型或第二導(dǎo)電類型以及分別具有第一摻雜劑密度和第二摻雜劑密度的第一區(qū)域； 形成第三導(dǎo)電類型和第三摻雜密度的第一阱區(qū)域，其從所述第一表面延伸到所述第一區(qū)域中，并且具有第一橫向邊界； 形成與所述第三導(dǎo)電類型相反的第四導(dǎo)電類型并且具有第四摻雜密度的第二阱區(qū)域，其延伸到所述第一阱區(qū)域中，并且具有第二橫向邊界，所述第二橫向邊界與所述第一橫向邊界跨越具有第五摻雜劑密度的所述第一區(qū)域的中間部分間隔開最小距離D ； 形成至少覆蓋所述中間部分的電介質(zhì)-半導(dǎo)體界面，并且其中 (i)所述最小距離D位于所述電介質(zhì)-半導(dǎo)體界面下的距離Y>0處，或者(ii)所述第三摻雜密度和所述第四摻雜密度在所述電介質(zhì)-半導(dǎo)體界面下的距離Y>0處超出所述第五摻雜密度至少5倍，或(iii) (i)和(ii)兩者。
11.如權(quán)利要求10所述的方法，其中Y> 0. I微米。
12.如權(quán)利要求11所述的方法,其中Y>0. 2微米。
13.如權(quán)利要求10所述的方法，其中所述第三摻雜密度和所述第四摻雜密度在所述電介質(zhì)-半導(dǎo)體界面下的距離Y處超出所述第五摻雜密度至少10倍。
14.如權(quán)利要求10所述的方法，其中提供半導(dǎo)體襯底的步驟包括提供這樣的半導(dǎo)體襯底，其具有延伸到第一表面的第一導(dǎo)電類型或第二導(dǎo)電類型的第一橫向布置區(qū)域和第二橫向布置區(qū)域，并且其中 形成第一阱區(qū)域的步驟包括形成第三導(dǎo)電類型和第三摻雜密度的、在所述第一橫向布置區(qū)域和所述第二橫向布置區(qū)域之間從所述第一表面延伸的第一阱區(qū)域，使得所述第一阱區(qū)域具有在所述第一區(qū)域中的第一橫向邊界以及在所述第二區(qū)域中的第二橫向邊界，并且其中 形成第二阱區(qū)域的步驟包括形成與所述第三導(dǎo)電類型相反的第四導(dǎo)電類型的、具有第四摻雜密度的第一和第二間隔開的第二阱區(qū)域，所述第一和第二間隔開的第二阱區(qū)域分別延伸到第一和第二區(qū)域中，其中所述第二阱區(qū)域中的第一個(gè)具有第三橫向邊界，所述第三橫向邊界與所述第一橫向邊界跨越具有所述第五摻雜劑密度的第一區(qū)域的第一中間部分間隔開距離D，并且所述第二阱區(qū)域中的第二個(gè)具有第四橫向邊界，所述第四橫向邊界與所述第二橫向邊界跨越具有所述第五摻雜劑密度的第一區(qū)域的第二中間部分間隔開距離DR，并且其中 形成電介質(zhì)-半導(dǎo)體界面的步驟包括形成覆蓋所述第一中間部分的電介質(zhì)-半導(dǎo)體界面和形成覆蓋所述第二中間部分的電介質(zhì)-半導(dǎo)體界面；并且其中 距離D和DR分別以深度Yd>0和Ydk>0位于所述電介質(zhì)-半導(dǎo)體界面之下。
15.如權(quán)利要求14所述的方法，其中D和DR大體相等。
16.如權(quán)利要求14所述的方法，還包括在所述第一和第二間隔開的第二阱區(qū)域中提供所述第三導(dǎo)電類型的第一接觸區(qū)域和第二接觸區(qū)域，以及所述第四導(dǎo)電類型的第三接觸區(qū)域和第四接觸區(qū)域，其中所述第一接觸區(qū)域和所述第三接觸區(qū)域耦連在一起，并且耦連到所述雙極晶體管靜電放電(ESD)鉗位電路的第一端子，并且所述第二接觸區(qū)域和所述第四接觸區(qū)域耦連在一起，并且耦連到所述雙極晶體管靜電放電(ESD)鉗位電路的第二端子。
17.—種雙極晶體管靜電放電(ESD)鉗位電路,其被形成在具有第一表面的襯底中，并且耦連到第一端子和第二端子，所述雙極晶體管靜電放電(ESD)鉗位電路包括 耦連到所述第一端子的發(fā)射極、耦連到所述第二端子的集電極、位于所述發(fā)射極和所述集電極之間的基極以及耦連在所述基極和所述集電極之間并且比所述基極和所述集電極更輕摻雜的中間半導(dǎo)體部分， 其中至少所述中間半導(dǎo)體部分在所述第一表面處或所述第一表面附近延伸到電介質(zhì)-半導(dǎo)體界面，并且 其中所述中間半導(dǎo)體部分與所述基極具有第一界面，并且與延伸離開所述電介質(zhì)-半導(dǎo)體界面的所述集電極具有第二界面，并且其中所述第一界面和所述第二界面在所述電介質(zhì)-半導(dǎo)體界面之下的距離Y>0處具有最小間隔距離D。
18.如權(quán)利要求17所述的ESD鉗位電路，其中Y彡0.I微米。
19.如權(quán)利要求17所述的ESD鉗位電路，還包括在所述基極之下并且歐姆耦接到所述集電極的埋層區(qū)域。
20.如權(quán)利要求17所述的ESD鉗位電路，其中所述中間半導(dǎo)體部分比所述基極和所述集電極更輕地?fù)诫s至少5倍。
全文摘要
一種用于保護(hù)相關(guān)器件或電路(24)的靜電放電(ESD)保護(hù)鉗位電路(21、21’、70、700)，包括雙極晶體管(21、21’、70、700)，其中面對(duì)基極(75)和集電極(86)區(qū)域的摻雜被布置為雪崩擊穿優(yōu)選地發(fā)生在器件(70、700)的基極區(qū)域(74、75)的遠(yuǎn)離位于上面的電介質(zhì)-半導(dǎo)體界面(791)的一部分(84、85)內(nèi)。由于例如半導(dǎo)體管芯或晶片上的晶體管(21、21’、70、700)的不同方位角朝向而產(chǎn)生的作為基極-集電極間距尺寸D的函數(shù)的ESD觸發(fā)電壓Vt1的最大變化(ΔVt1)MAX被極大地減小。提高了觸發(fā)電壓的一致性和制造產(chǎn)量。
文檔編號(hào)H02H9/04GK102714206SQ201180006596
公開日2012年10月3日 申請(qǐng)日期2011年1月6日 優(yōu)先權(quán)日2010年1月20日
發(fā)明者A·讓德榮, C·E·吉爾, C·洪 申請(qǐng)人:飛思卡爾半導(dǎo)體公司