專利名稱：Svg無功補償發(fā)生器pwm信號產(chǎn)生裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明專利涉及一種SVG無功補償發(fā)生器PWM信號產(chǎn)生裝置。
背景技術(shù)：
SVG無功補償發(fā)生器的基本原理是利用可關(guān)斷大功率電力電子器件，例如使用IGBT大功率半導(dǎo)體器件組成的自換相橋式電路，經(jīng)過電抗器并聯(lián)在電網(wǎng)上，適當(dāng)?shù)卣{(diào)節(jié)橋式電路交流側(cè)輸出電壓的幅值和相位，或者直接控制其交流側(cè)電流，就可以使該電路吸收或者發(fā)出滿足要求的無功電流，實現(xiàn)動態(tài)無功補償?shù)哪康?。常?guī)SVG無功補償發(fā)生器內(nèi)部的核心部分主要是由DSP數(shù)字信號處理器件和IGBT大功率半導(dǎo)體器件驅(qū)動電路及其它輔助保護(hù)電路組成的。由于傳統(tǒng)DSP數(shù)字信號處理器自身的PWM脈沖寬度調(diào)制信號輸出引腳數(shù)量限制，如果要對數(shù)量較多的IGBT器件進(jìn)行PWM信號控制往往會力不從心，如果采用專業(yè)PWM信號生成元件往往在控制靈活性和擴(kuò)展性方面差強人意，并且控制成本也往往較大。

發(fā)明內(nèi)容
本發(fā)明專利是一種SVG無功補償發(fā)生器設(shè)備上采用的PWM信號產(chǎn)生裝置，此裝置采用可編程邏輯器件與光耦隔離驅(qū)動元件一起構(gòu)成硬件平臺，并結(jié)合相關(guān)的移相處理算法生成可控的多重化PWM波信號，具有相對控制簡單、大部分開關(guān)諧波可相互抵消，工作可靠性高，通用性和可擴(kuò)展性都較好等特點。通過該裝置就能很好解決傳統(tǒng)DSP數(shù)字信號處理器的PWM信號輸出數(shù)量不足的問題。本發(fā)明專利的技術(shù)方案如下:一種SVG無功補償發(fā)生器PWM信號產(chǎn)生裝置是由FPGA控制單元、CPLD接口處理單元、H橋功率單元及多路隔離變壓器組成的，其特征在于:FPGA控制單元與CPLD接口處理單元電信號連接，CPLD接口處理單元與H橋功率單元電信號連接，H橋功率單元與多路隔離變壓器電信號連接。所述的FPGA控制單元是由RAM數(shù)據(jù)存儲器連接FPGA主控芯片和DSP數(shù)字信號處理器組成的，其中RAM數(shù)據(jù)存儲器的主控芯片型號是IS61LV51216，F(xiàn)PGA主控芯片型號是EP1C6Q240, DSP數(shù)字信號處理器主控芯片型號是TMS28335。所述的CPLD接口處理單元是由CPLD主控芯片EPM570T100C5連接光耦隔離驅(qū)動元件、多路隔離供電電路組成的。所述的H橋功率單元是由IGBT功率模塊組成的。在本發(fā)明專利方案中，DSP數(shù)字信號處理器將配電網(wǎng)和負(fù)載電壓電流等模擬數(shù)據(jù)采集處理后進(jìn)行SVG無功補償算法的運算處理生成三相正弦基波，數(shù)據(jù)通過并行總線傳輸給FPGA控制單元并置低一根IO 口線通知FPGA控制單元取數(shù)據(jù)，F(xiàn)PGA控制單元內(nèi)部采用了雙口 RAM數(shù)據(jù)緩沖機制，當(dāng)FPGA控制單元收到DSP的置低狀態(tài)信號后就去數(shù)據(jù)緩沖區(qū)讀取數(shù)據(jù)，將數(shù)據(jù)進(jìn)行誤碼檢測處理后得到的三相基波數(shù)據(jù)與內(nèi)部的三角波進(jìn)行比較生成多路PWM波信號，生成的PWM波信號通過數(shù)據(jù)扁平電纜傳輸給CPLD接口處理單元，CPLD接口處理單元對PWM波信號進(jìn)行防直通處理并加入死區(qū)處理然后輸出給光耦隔離驅(qū)動元件，光耦隔離驅(qū)動元件對H橋功率單元中的IGBT功率模塊進(jìn)行驅(qū)動，每個H橋功率單元輸出PWM調(diào)制波經(jīng)過12繞組轉(zhuǎn)三相繞組的隔離變壓器回饋給配電網(wǎng)并最終對負(fù)載產(chǎn)生的無功量進(jìn)行補償。本發(fā)明專利有以下優(yōu)點:1.采用了常規(guī)的FPGA與CPLD等可編程邏輯器件與光耦隔離驅(qū)動元件一起構(gòu)成硬件平臺，具有硬件成本相對低廉和便于二次開發(fā)。2.采用移相處理算法生成可控的多重化PWM波信號，具有相對控制簡單、大部分開關(guān)諧波可相互抵消，工作可靠性高。3.采用了 FPGA內(nèi)部雙口 RAM數(shù)據(jù)緩沖功能，簡化了開發(fā)成本，并且在保留了常規(guī)的與DSP相連接的并行數(shù)據(jù)總線外還連接了其他通用IO 口作為功能的冗余便于以后擴(kuò)展，在并行數(shù)據(jù)接收部分還增加了誤碼的檢測與去除功能，使得裝置的工作更加穩(wěn)定可靠。4.采用了 PWM死區(qū)控制和防IGBT直接導(dǎo)通控制邏輯，進(jìn)一步增加了 PWM信號輸出的可靠性和安全性。5.采用了 FPGA與CPLD硬件電路分開的方法，采用扁口總線電纜來傳輸數(shù)字信號，這樣便于整體系統(tǒng)以后的端口擴(kuò)展，如果需要增加或改變PWM信號的輸出線路只需更換相應(yīng)的CPLD板即可，便于以后的功能擴(kuò)展和二次開發(fā)。


附圖為本發(fā)明專利的硬件電路及控制邏輯示意圖，其中:1、是FPGA控制單元，2、是CPLD接口處理單元，3、是H橋功率單元，4、是多路隔離變壓器。
具體實施例方式下面結(jié)合附圖對本發(fā)明專利做進(jìn)一步的詳細(xì)說明:如附圖所示一種SVG無功補償發(fā)生器PWM信號產(chǎn)生裝置是由FPGA控制單元、CPLD接口處理單元、H橋功率單元及多路隔離變壓器組成的，其中FPGA控制單元與CPLD接口處理單元電信號連接，CPLD接口處理單元與H橋功率單元電信號連接，H橋功率單元與多路隔離變壓器電信號連接。所述的FPGA控制單元是由RAM數(shù)據(jù)存儲器連接FPGA主控芯片和DSP數(shù)字信號處理器組成的，其中RAM數(shù)據(jù)存儲器的主控芯片型號是IS61LV51216，F(xiàn)PGA主控芯片型號是EP1C6Q240, DSP數(shù)字信號處理器主控芯片型號是TMS28335。所述的CPLD接口處理單元是由CPLD主控芯片EPM570T100C5連接光耦隔離驅(qū)動元件、多路隔離供電電路組成的。所述的H橋功率單元是由IGBT功率模塊組成的。DSP數(shù)字信號處理器將配電網(wǎng)和負(fù)載電壓電流等模擬數(shù)據(jù)采集處理后進(jìn)行SVG無功補償算法的運算處理，生成三相正弦基波，數(shù)據(jù)通過并行總線傳輸給FPGA控制單元，并置低一根IO 口線通知FPGA控制單元取數(shù)據(jù)，F(xiàn)PGA控制單元內(nèi)部采用了雙口 RAM數(shù)據(jù)緩沖機制，當(dāng)FPGA控制單元收到DSP數(shù)字信號處理器的置低狀態(tài)信號后就去數(shù)據(jù)緩沖區(qū)讀取數(shù)據(jù)，將數(shù)據(jù)進(jìn)行誤碼檢測處理后得到的三相基波數(shù)據(jù)與內(nèi)部的三角波進(jìn)行比較生成多路PWM波信號。這里采用了多重化的處理方法，每相采用4個H橋單元進(jìn)行并聯(lián)即用單極倍頻載波移相技術(shù)即每相四H橋，由FPGA控制單元自身生成50Hz正弦參考波形，每周期1024點，三角載波3kHz，對于某一相而言，4個H橋功率單元左臂對應(yīng)的載波從0°開始依次移相45°，H橋功率單元右臂對應(yīng)的載波從180°開始依次移相45°，三相互差120°。生成的PWM波信號通過數(shù)據(jù)扁平電纜傳輸給CPLD接口處理單元，CPLD接口處理單元對PWM波信號進(jìn)行防直通處理并加入死區(qū)處理然后輸出給光耦隔離驅(qū)動元件，光耦隔離驅(qū)動元件對H橋功率單元的IGBT功率模塊電路進(jìn)行驅(qū)動，每個H橋功率單元輸出PWM調(diào)制波經(jīng)過12繞組轉(zhuǎn)三相繞組的隔離變壓器回饋給配電網(wǎng)并最終對負(fù)載產(chǎn)生的無功量進(jìn)行補償。本發(fā)明專利使用時，對于DSP數(shù)字信號處理器需要進(jìn)行模擬數(shù)據(jù)采樣處理和SVG控制算法方面的編程，其輸出三相正弦基波數(shù)據(jù)通過并行總線傳輸給FPGA控制單元，其多路PWM波信號生成算法均由FPGA控制單元器件產(chǎn)生，由于FPGA控制單元已經(jīng)保留連接了DSP數(shù)字信號處理器外部PWM波引腳，因此也可以采用DSP數(shù)字信號處理器內(nèi)部邏輯產(chǎn)生PWM波信號，在FPGA控制單元內(nèi)部對該信號進(jìn)行二次移相擴(kuò)展的方法一樣可以實現(xiàn)多路PWM波信號的生成輸出，由于FPGA控制單元編程的靈活性，我們就可以對PWM波信號的生成數(shù)量、調(diào)制頻率、調(diào)制比率、多重化方式等進(jìn)行靈活定義。該發(fā)明專利的方法擴(kuò)展了傳統(tǒng)DSP數(shù)字信號處理器芯片PWM波信號調(diào)制的局限性，降低了研發(fā)成本。CPLD接口處理單元芯片內(nèi)部已經(jīng)集成了死區(qū)處理機制，輸出連接有光耦隔離驅(qū)動元件，因此可以直接連接驅(qū)動IGBT功率模塊，由于該裝置采用了 FPGA控制單元與CPLD接口處理單元硬件電路分開的方法，采用扁口總線電纜來傳輸數(shù)字信號，這樣便于整體系統(tǒng)以后的端口擴(kuò)展，如果需要增加或改變PWM信號的輸出線路只需更換相應(yīng)的CPLD板即可，便于以后的功能擴(kuò)展和二次開發(fā)，H橋功率單元部分采用了多重化并聯(lián)的技術(shù)大大的降低了系統(tǒng)的諧波含有率，多路隔離變壓器的采用同時也增加了設(shè)備的安全性和適應(yīng)性。
權(quán)利要求
1.SVG無功補償發(fā)生器PWM信號產(chǎn)生裝置是由FPGA控制單元、CPLD接口處理單元、H橋功率單元及多路隔離變壓器組成的，其特征在于:FPGA控制單元與CPLD接口處理單元電信號連接，CPLD接口處理單元與H橋功率單元電信號連接，H橋功率單元與多路隔離變壓器電信號連接。
2.根據(jù)權(quán)利要求1所述的SVG無功補償發(fā)生器PWM信號產(chǎn)生裝置，其特征在于:所述的FPGA控制單元是由RAM數(shù)據(jù)存儲器連接FPGA主控芯片和DSP數(shù)字信號處理器組成的，其中RAM數(shù)據(jù)存儲器的主控芯片型號是IS61LV51216，F(xiàn)PGA主控芯片型號是EP1C6Q240，DSP數(shù)字信號處理器主控芯片型號是TMS28335。
3.根據(jù)權(quán)利要求1所述的SVG無功補償發(fā)生器PWM信號產(chǎn)生裝置，其特征在于:所述的CPLD接口處理單元是由CPLD主控芯片EPM570T100C5連接光耦隔離驅(qū)動元件、多路隔離供電電路組成的。
4.根據(jù)權(quán)利要求1所述的SVG無功補償發(fā)生器PWM信號產(chǎn)生裝置，其特征在于:所述的H橋功率單元是由IGBT功率模塊組成的。
全文摘要
為了彌補傳統(tǒng)DSP數(shù)字信號發(fā)生器自身的PWM信號輸出引腳數(shù)量的不足，本發(fā)明專利提供了一種SVG無功補償發(fā)生器設(shè)備上采用的PWM信號產(chǎn)生裝置，該裝置采用DSP數(shù)字信號處理器，F(xiàn)PGA及CPLD等可編程邏輯器件，與12個H橋功率單元的IGBT功率模塊及多路隔離變壓器一起構(gòu)成硬件平臺，并結(jié)合相關(guān)的移相處理算法生成可控的多重化PWM波信號，使輸出的PWM調(diào)制波經(jīng)過12繞組轉(zhuǎn)三相繞組的隔離變壓器回饋給配電網(wǎng)并最終對負(fù)載產(chǎn)生的無功量進(jìn)行補償。該裝置具有相對控制簡單、大部分開關(guān)諧波可相互抵消，工作可靠性高，通用性和可擴(kuò)展性都較好等特點。
文檔編號H02M1/088GK103107545SQ20111035239
公開日2013年5月15日 申請日期2011年11月9日 優(yōu)先權(quán)日2011年11月9日
發(fā)明者陳晨, 周維來, 孫敬華, 何建華, 王新寓, 胡麗剛 申請人:哈爾濱九洲電氣股份有限公司