專利名稱：高壓esd保護(hù)電路的制作方法
高壓ESD保護(hù)電路本發(fā)明涉及集成電路設(shè)計(jì)，具體地說(shuō)，與集成電路中采用觸發(fā)式放電的高壓ESD 保護(hù)電路有關(guān)。集成電路的靜電釋放(簡(jiǎn)稱ESD)保護(hù)電路有很多種類，其中一類是ESD觸發(fā)式放 電保護(hù)電路，即一個(gè)ESD檢測(cè)電路檢測(cè)到ESD沖擊時(shí)，該電路釋放出一個(gè)信號(hào)來(lái)打開放電 管，放電管釋放ESD電流。

圖1是一種常用的ESD保護(hù)電路，圖中NMOSl為放電管，Rl為下拉電阻，R2為ESD 檢測(cè)電阻，Cgd(NMC)Sl的柵漏極間)和Cgs(NMC)Sl的柵源極間)為寄生電容，Ca為ESD檢測(cè) 電容，在低壓工藝中，此電容可省去。當(dāng)ESD電流通過I/O電源端口沖擊集成電路時(shí)，節(jié)點(diǎn)1 (即NMOSl的漏極連線)的 電壓會(huì)迅速升高，節(jié)點(diǎn)2 (即NMOSl的柵極連線)的電壓將由Cgd與Cgs的比值和Rl電阻值 決定。在低壓工藝中，Cgd值和Cgs值相差不大，節(jié)點(diǎn)2的電壓達(dá)到一個(gè)較高電壓把NMOSl 打開，電流通過NMOSl流到地，下拉電阻Rl把節(jié)點(diǎn)2的電壓逐漸拉下來(lái)，于是NMOSl關(guān)閉； 而在高壓工藝中，NMOSl采用高壓放電管，Cgd值比Cgs值小很多，當(dāng)ESD電流沖擊時(shí)，節(jié)點(diǎn) 2的電壓難以達(dá)到較高的電壓值，導(dǎo)致NMOSl導(dǎo)通不充分，不能把ESD電流充分放掉，需要添 加檢測(cè)電容Ca來(lái)提高節(jié)點(diǎn)2電壓，從而加強(qiáng)NMOSl的導(dǎo)通能力。圖2為另一種常用的ESD保護(hù)電路，NMOSl為ESD放電管，Rl為下拉電阻，Ca是個(gè) ESD檢測(cè)電容，R2為ESD檢測(cè)電阻，INVl和INV2為反相器。當(dāng)ESD電流通過I/O電源端口 沖擊集成電路時(shí)，節(jié)點(diǎn)1(即NMOSl的漏極連線)的電壓會(huì)迅速升高，根據(jù)電容不可突變?cè)?理，節(jié)點(diǎn)2(即INVl反相器輸入連線)的電壓迅速升高，通過INVl和INV2反向，節(jié)點(diǎn)3(即 INV2反相器輸出連線)的電壓也迅速升高，這樣NMOSl被打開，電流通過NMOSl流到地。下 拉電阻Rl把節(jié)點(diǎn)2的電壓逐漸拉下來(lái)，當(dāng)節(jié)點(diǎn)2的電壓低于一定電壓時(shí)，反相器INVl和 INV2的電壓反轉(zhuǎn)，NMOSl關(guān)閉。在這兩種電路中，檢測(cè)電容Ca的容值和擊穿電壓應(yīng)達(dá)到一定的值，如果擊穿電壓 太低，在集成電路正常工作或者ESD轟擊時(shí)，電容可能會(huì)被擊穿；如果容值太小，NMOSl就不 會(huì)打開。但是要滿足高壓工藝而制備高擊穿電壓、高電容密度的電容比較困難，因此在輸入 電壓較高(電壓超過7V)的情況下，這兩種ESD保護(hù)電路都不能使用。本發(fā)明對(duì)現(xiàn)有ESD保護(hù)電路進(jìn)行改進(jìn)，提出一種高壓ESD保護(hù)電路，能克服現(xiàn)在 ESD保護(hù)電路存在的不足，應(yīng)用于高壓工藝中。本發(fā)明的技術(shù)方案是一種高壓ESD保護(hù)電路，包括電源端口、NMOS放電管、ESD 檢測(cè)電阻和下拉電阻，NMOS放電管的漏極連接電源端口、ESD檢測(cè)電阻，其特征在于一個(gè) NMOS上拉管的漏極和源極分別連接NMOS放電管的漏極和柵極，所述NMOS上拉管的柵極連接所述下拉電阻后接地。與已有的ESD保護(hù)電路相比，本發(fā)明引入NMOS管作為上拉管替代檢測(cè)電容Ca，利 用NMOS上拉管本身的寄生電容Cgd和Cgs導(dǎo)通NMOS放電管，實(shí)現(xiàn)ESD保護(hù)的目的。圖1已有的ESD保護(hù)電路結(jié)構(gòu)。圖2另一種已有的ESD保護(hù)電路結(jié)構(gòu)。圖3本發(fā)明實(shí)施例一的電路結(jié)構(gòu)。圖4本發(fā)明實(shí)施例二的電路結(jié)構(gòu)。下面結(jié)合本發(fā)明的實(shí)施例及其附圖作進(jìn)一步說(shuō)明。參閱圖3、圖4所示的兩種高壓ESD保護(hù)電路，包括電源端口 3、匪OS放電管1、ESD 檢測(cè)電阻R3和下拉電阻Rl，NMOS放電管1的漏極連接電源端口 3、ESD檢測(cè)電阻R3，一個(gè) NMOS上拉管2的漏極和源極分別連接NMOS放電管1的漏極和柵極，NMOS上拉管2的柵極 連接所述下拉電阻Rl后接地。電源端口 3、NM0S放電管1的漏極、ESD檢測(cè)電阻R3、NM0S上拉管2的漏極的連線 構(gòu)成第一節(jié)點(diǎn)10，NMOS上拉管2的柵極至其連接的下拉電阻Rl的連線構(gòu)成第二節(jié)點(diǎn)20， NMOS上拉管2的源極和NMOS放電管1的柵極的連線構(gòu)成第三節(jié)點(diǎn)30。NMOS放電管1的 柵極連接一個(gè)電壓鉗制電路4后接地，電壓鉗制電路4的作用是限制第三節(jié)點(diǎn)30的電壓， 使之工作在安全范圍內(nèi)。NMOS放電管1的柵極還連接一個(gè)下拉電路5后接地。下拉電路5 可以采用電壓反相電路，如圖3所示實(shí)施例一；也可以采用下拉電阻R2，如圖4所示實(shí)施例 二。本發(fā)明的電壓鉗制電路4、下拉電路5為本領(lǐng)域普通技術(shù)人員都能掌握的電路，不再贅 述。當(dāng)ESD電流通過I/O電源端口 3沖擊集成電路內(nèi)部時(shí)，第一節(jié)點(diǎn)10電壓迅速升高， 由于上拉管2存在寄生電容Cgd和Cgs，第二節(jié)點(diǎn)20電壓也跟著上升到某一電壓值使上拉 管2導(dǎo)通，于是第三節(jié)點(diǎn)30電壓上升，第二節(jié)點(diǎn)20電壓會(huì)隨著第三節(jié)點(diǎn)30的電壓上升而 上升，第二節(jié)點(diǎn)20和第三節(jié)點(diǎn)30電壓差將維持在某一電壓值上。上拉管2的導(dǎo)通使第三 節(jié)點(diǎn)30的電壓迅速達(dá)到一個(gè)較高的電壓值，從而使放電管1充分導(dǎo)通，完成ESD放電過程， 第一節(jié)點(diǎn)10的電壓會(huì)逐步下降，最終釋放完畢。接著下拉電阻Rl會(huì)把第二節(jié)點(diǎn)20的電壓 逐漸拉到地，上拉管2被關(guān)斷；下拉電路5把第三節(jié)點(diǎn)30的電壓逐漸拉到地，放電管1被關(guān) 斷。因?yàn)楸景l(fā)明中第二節(jié)點(diǎn)20和第三節(jié)點(diǎn)30的壓差很小，能夠利用上拉管2的寄生電容 cgs打開上拉管2，進(jìn)而打開放電管1，不需要額外的電容。
權(quán)利要求
一種高壓ESD保護(hù)電路，包括電源端口、NMOS放電管、ESD檢測(cè)電阻和下拉電阻，NMOS放電管的漏極連接電源端口、ESD檢測(cè)電阻，其特征在于一個(gè)NMOS上拉管的漏極和源極分別連接所述NMOS放電管的漏極和柵極，所述NMOS上拉管的柵極連接所述下拉電阻后接地。
2.根據(jù)權(quán)利要求1所述高壓ESD保護(hù)電路，其特征在于NMOS放電管的柵極連接一個(gè)電 壓鉗制電路后接地。
3.根據(jù)權(quán)利要求1或2所述高壓ESD保護(hù)電路，其特征在于NMOS放電管的柵極連接一 個(gè)下拉電路后接地。
4.根據(jù)權(quán)利要求3所述高壓ESD保護(hù)電路，其特征在于所述下拉電路為電壓反相電路。
5.根據(jù)權(quán)利要求3所述高壓ESD保護(hù)電路，其特征在于所述下拉電路為下拉電阻。
全文摘要
一種高壓ESD保護(hù)電路，包括電源端口、NMOS放電管、ESD檢測(cè)電阻和下拉電阻，NMOS放電管的漏極連接電源端口、ESD檢測(cè)電阻，其特征在于NMOS放電管的漏極和柵極分別連接一個(gè)NMOS上拉管的漏極和源極，NMOS上拉管的柵極連接所述下拉電阻后接地。與傳統(tǒng)的ESD保護(hù)電路相比，本發(fā)明引入NMOS管作為上拉管替代檢測(cè)電容Ca，利用NMOS上拉管本身的寄生電容Cgd和Cgs導(dǎo)通NMOS放電管，實(shí)現(xiàn)ESD保護(hù)的目的。
文檔編號(hào)H02H9/00GK101958537SQ20091005505
公開日2011年1月26日 申請(qǐng)日期2009年7月17日 優(yōu)先權(quán)日2009年7月17日
發(fā)明者李茂登, 肖國(guó)慶 申請(qǐng)人:上海沙丘微電子有限公司