專利名稱：一種有效的靜電放電保護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種為集成電路內(nèi)部提供有效的ESD靜電保護的ESD保護電路，屬 于半導(dǎo)體制作技術(shù)領(lǐng)域。
背景技術(shù)：
靜電放電ESD (ElectrostaticDischarge)是當(dāng)今集成電路中最重要的可靠性 問題之一。隨著集成電路制造技術(shù)的發(fā)展，特征尺寸的不斷縮小，抗靜電的能力越 來越弱，但在微電子制造和使用的環(huán)境中，器件遭受ESD的機會卻越來越多，這使 得ESD對集成電路的影響也越來越大，ESD損傷成為新工藝上關(guān)注的焦點。
ESD現(xiàn)象主要能對電子器件造成以下的損壞:在半導(dǎo)體器件中由于介質(zhì)擊穿而 導(dǎo)致氧化物薄膜破裂；由于EOS (electrical overstress)引起過熱導(dǎo)致金屬導(dǎo)線熔 化；由于寄生的PNPN結(jié)構(gòu)而導(dǎo)致CMOS器件閉鎖；使元器件結(jié)構(gòu)中產(chǎn)生潛藏的缺陷, 它們并不立即失效但會引起斷續(xù)的故障以及長期可靠性問題,這種損傷非常微弱， 不易發(fā)現(xiàn)，即潛在損傷。集成電路工業(yè)由ESD導(dǎo)致的損失是一個非常嚴(yán)重的問題。 為此，國際上對ESD作了很多的研究，并提出了相關(guān)的機理和模型。
對ESD損傷的防護手段可以分為兩個方面一方面是外部因素，即改善器件和 電路的生產(chǎn)、工作、存儲環(huán)境和規(guī)范；另一方面是內(nèi)部因素，即提高片內(nèi)ESD保護 電路的性能，這方面也是目前提高集成電路抗ESD性能的主要手段，也是最有效的 手段。 一個好的片內(nèi)保護電路應(yīng)該能夠可以抵抗多次ESD應(yīng)力；還應(yīng)該具有足夠快 的開啟速度以及低的丌啟電阻，以保證在ESD事件發(fā)生時,能夠快速的將電壓鉗位， 使得相應(yīng)的被保護電路不受損傷。此外，保護電路還應(yīng)該具有獨立性,在被保護電路 工作時,保護電路應(yīng)該是高阻狀態(tài)，不影響被保護內(nèi)部電路的正常工作。
為了提高片內(nèi)ESD保護電路的性能，目前各集成電路設(shè)計和制造者采用的ESD 保護電路有很多種，但是所起到ESD保護效果卻有好有壞，如何做出一種好的ESD 保護電路，提高集成電路抗ESD性能，成為目前研究ESD保護的重點。本專利正是 從這一基本出發(fā)點開始，打破傳統(tǒng)的簡單的ESD保護電路的局限，既從結(jié)構(gòu)上對ESD保護電路進行改進，而且從版圖布局、設(shè)計規(guī)則上加以考慮，但工藝制作流程卻又 同常規(guī)的BICM0S工藝基本一致，這樣既能保證集成電路有較好的ESD保護能力， 又不至于使工藝復(fù)雜化，這樣既提高了電路的可靠性能，而又不會增加成本，提高 了電路的競爭力。
圖1為傳統(tǒng)上的ESD保護電路的結(jié)構(gòu)圖。這是一種比較簡單的電源和地的ESD 保護電路,它通過二極管形成電源和地之間的保護器件。其工作原理是當(dāng)電源對 地有一負向的ESD脈沖時，此二極管正向?qū)ㄐ狗臙SD電流；當(dāng)電源相對地有一正 向ESD脈沖時，二極管反向擊穿將電壓鉗制在一定的電位并泄放過量的ESD電流。 以二極管形成的這種保護電路結(jié)構(gòu)簡單，幾乎不占面積(可以通過寄生的PN結(jié)形 成二極管)，其缺點是二極管的各項參數(shù)受到工藝參數(shù)的限制，反向擊穿電壓不能控 制而且當(dāng)電源VDD上加相對于地ESD的正向脈沖時，二極管反向擊穿處于不安全的 工作模式，容易發(fā)生熱擊穿，導(dǎo)致二極管短路或斷路而引起芯片失效。常規(guī)BICMOS 的工藝制作流程如下
(1).N+埋層，
(2).外延生長，
(3).N阱、P阱，
(4).場注、場氧化，
(5).深磷，
(6) 多晶電阻，
(7).柵氧化、柵注入，
(8) 基區(qū)，
(9) 多晶發(fā)射極、退火，
(10).N S/D，
(11) P S/D，
(12).孔，
(13).一鋁，
(14).通孔，
(15)
(16).壓點。

發(fā)明內(nèi)容
技術(shù)問題本發(fā)明的目的是提供一種有效的靜電放電靜電保護電路，為了提高
集成電路內(nèi)部的抗ESD能力，提高電路的可靠性，采用了兩種ESD保護結(jié)構(gòu)分別來 保護雙極部分和CMOS部分。從ESD保護電路的結(jié)構(gòu)和版圖布局、設(shè)計規(guī)則等方面 來進行改進，而工藝制作流程基本和常規(guī)BICM0S工藝相同，從而達到既能提高集 成電路的ESD靜電防護能力，又不使工藝復(fù)雜化，避免增加成本，提高了品競爭力。 技術(shù)方案:本發(fā)明的一種有效的靜電放電靜電保護電路分為CMOS部分的保護 電路和雙極部分的保護電路；用于CMOS保護電路時，第一 剛0S管、第二 NM0S 管串聯(lián)連接，S口第一麗OS管的源極接第一電源，第一 NM0S管的漏極接第二 NM0S 管的源極，第二NMOS管的漏極接第二電源；第一NMOS管的柵極接被保護的集成電 路CMOS部分的管腳并通過限流電阻接CMOS內(nèi)部電路；第二陋0S管的柵極接第二 電源。
ESD保護電路用于雙極部分保護電路時，保護電阻與二極管串聯(lián)連接，gp: 二 極管的正極接保護電阻和三極管的基極，二極管的負極接被保護的集成電路雙極部 分的管腳和第二限流電阻，保護電阻的另一端接地；三極管的發(fā)射極接地，三極管 的集電極極接。 基本工作原理-
M0S保護電路
如圖4所示，當(dāng)PIN到地有一個正脈沖時，正脈沖(ESD)加在隨0S管漏-襯底結(jié) 上(N+ Psub)，該結(jié)反偏，器件進入高阻抗?fàn)顟B(tài)，直到達到雪崩擊穿(一次擊穿)電壓 為止。由于處于高場狀態(tài)，在耗盡區(qū)會產(chǎn)生電子空穴對，電子被漏接觸電極收集，而 空穴被襯底接觸電極收集。這樣,相對于接地的源結(jié),襯底的局部電勢不斷增加。當(dāng) 局部電勢增加到足以使源極~襯底結(jié)正偏時，電子就從源區(qū)注入漏。此時，剛0S管內(nèi) 部的寄生雙極NPN結(jié)構(gòu)開啟。 一旦雙極結(jié)構(gòu)開啟，電壓就從最大值V『,下降到最小值， 達到維持電壓后，所加電流就由寄生雙極結(jié)構(gòu)維持，即瞬間崩潰(Snap back)傳導(dǎo)模 式。而PIN腳到內(nèi)部電路之間的電阻主要起到限流的作用，使脈沖盡可能的由保護 電路來泄放，從而避免脈沖對內(nèi)部電路造成損傷，導(dǎo)致電路失效。
同理當(dāng)電源到PIN有一個正向脈沖時，正脈沖(ESD)加在NMOS管的漏-襯 底結(jié)上(P+ NWELL)結(jié)上，改結(jié)在雪崩擊穿以后導(dǎo)致內(nèi)部寄生NPN管開啟，達到維持 電壓。從而達到ESD泄放的效果，保護了內(nèi)部電路。雙極保護電路
如圖三所示，當(dāng)PIN到地之間有一個]H脈沖(ESD)時，首先保護電路中的
vz管丌啟，脈沖通過vz管和地，當(dāng)通過電阻的電流達到一定程度時，導(dǎo)致電阻 上的壓降足夠使得NPN管丌啟； 一旦NPN管開啟，電壓下降直到維持電壓，此時， 所加電流由NPN管來維持，即瞬間崩潰(Snap back)傳導(dǎo)模式。而PIN腳到內(nèi)部 電路之間的電阻主要起到限流的作用，使脈沖盡可能的由保護電路來泄放，從而避 免脈沖對內(nèi)部電路造成損傷，導(dǎo)致電路失效。
有益效果通過設(shè)計新的ESD保護電路，結(jié)合版圖結(jié)構(gòu)和設(shè)計規(guī)則，并在工藝 上能與常規(guī)BICM0S工藝相兼容，能夠達到對電路進行有效的ESD保護。在此保護 電路的情況下，ESD機器模式雙極和MOS部分均能夠達到400V以上的水平， 提高了路的ESD防護能力，提高電路的可靠性能，從而大幅度提高電路的競爭能力。


圖1是普通二極管ESD保護結(jié)構(gòu)圖。 圖2是改進型CMOS部分ESD保護電路的結(jié)構(gòu)圖。 圖3是改進型雙極部分ESD保護電路的結(jié)構(gòu)圖。 圖4是NMOS管保護原理圖。
具體實施例方式
本發(fā)明的有效的靜電放電靜電保護電路分為CMOS部分的保護電路和雙極部 分的保護電路；用于CMOS保護電路時，第一NM0S管N1、第二隨0S管N2串聯(lián)連 接，即第一 NM0S管Nl的源極接第一電源VDD,第一 NMOS管Nl的漏極接第二麗0S 管N2的源極，第二畫0S管N2的漏極接第二電源VSS;第一 麗0S管Nl的柵極接被 保護的集成電路CMOS部分的管腳，即靜電輸入端ESD-—PIN(如收音機電路、音頻 功放電路等CMOS部分的管腳，如音頻輸入、輸出等)并通過限流電阻Rl接CMOS 內(nèi)部電路；第二醒0S管N2的柵極接第二電源VSS。
ESD保護電路用于雙極部分保護電路時，保護電阻R3與二極管D1串聯(lián)連接， 即二極管Dl的正極接保護電阻R3和三極管Ql的基極，二極管Dl的負極接被保 護的集成電路雙極部分的管腳，即靜電輸入端ESD---PIN (如收音機電路、音頻功 放電路等CMOS部分的管腳，如音頻輸入、輸出等)和第二限流電阻R2，保護電阻發(fā)射極接地GND，三極管Ql的集電極極接。
版圖結(jié)構(gòu)及設(shè)計規(guī)則
A. ESD保護電路的NMOS管的漏端孔到柵的間距要比普通NMOS管的間距 大3 4um左右，以提高保護管的能力；同理，NPN管的集電極到隔離、基區(qū)的間 距比普通NPN管也要適當(dāng)放寬(約3 4mn)，提高保護管的能力；而同PIN腳相連 的內(nèi)部電路的器件規(guī)則也要相應(yīng)放寬，以提高ESD防護能力。
B. 為了使得電路的ESD防護能力足夠強，ESD保護電路本省的能力要足夠強， 也就是說ESD保護器件的面積要有足夠大，本電路采用的NMOS管的寬為400， 有多條梳妝結(jié)構(gòu)組成;NPN管的發(fā)射區(qū)由多個相同的單元組成，Se總面積為400um2 左右。
在此保護電路的情況下，ESD機器模式雙極和MOS部分均能夠達到400V 的水平。 器件參數(shù).-
ESD保護電路既要有足夠的ESD保護能力，同時在電路工作的時候，ESD保護電 路要保持高阻特性，不能影響電阻的正常工作，因此ESD保護電路的器件參數(shù)要設(shè) 置合理
1. 工作電壓5V:簡0S管的擊穿電壓和內(nèi)部電路的NMOS管的可以相同(約為 1廣15V左右)，即縱向結(jié)構(gòu)和層次同普通隨OS管，組不過在設(shè)計規(guī)則上放寬；NPN 管的縱向結(jié)構(gòu)和 層次同普通NPN管(1廣15V) ， VZ管的大小最好控制在7 9V。
2. 工作電壓IOV:剛OS管的擊穿電壓和內(nèi)部電路的NMOS管的可以相同(約為20V 左右)，即縱向結(jié)構(gòu)和層次同普通NMOS管，組不過在設(shè)計規(guī)則上放寬；NPN管的縱 向結(jié)構(gòu)和層次同普通NPN管(20V)， VZ管的大小最好控制在13~15V。
3. 工作電壓15V:NMOS管的擊穿電壓和內(nèi)部電路的畫OS管的可以相同(約為30V 左右)，即縱向結(jié)構(gòu)和層次同普通NMOS管，組不過在設(shè)計規(guī)則上放寬；NPN管的縱 向結(jié)構(gòu)和層次同普通NPN管(30V) ， VZ管的大小最好控制在20 24V。
該ESD保護電路的工藝具體實施方式
如下
(1) .N+埋層:注入70KEV 1. 8E15Sb;推進1300 1700A;
(2) .外延生長1.6lim 0.8Q'CM;
(3) .N阱:注入150KEV 6.6E12P;
(4) .P阱:注入50KEV 2E12B;(5) .場注、場氧化注入80KEV 6E13BF2;氧化500(T6000A;
(6) .深磷注入80KEV 1. 4E15P;
(7) .多晶:多晶4000A;
(8) .柵氧化、柵注入氧化125A;注入30KEV 1.犯12B;
(9) .基區(qū)注入35KEV 1.9E12B;
(10) .多晶發(fā)射極、退火注入50KEV 1. 15E16AS,退火120A;
(11) .N S/D:注入70KEV 6E15AS;
(12) .P S/D:注入80KEV 4.犯15BF2;
(13) .孔接觸孔刻蝕6000A SI02;
(14) . 一鋁500A Ti+5. 5K AlSiCu+TiN;
(15) .通孔:通孔(余屬之間的連接孔)刻蝕10000A SI02;
(16) .二鋁1500A Ti+8K AlSiCu+TiN;
(17) .壓點TEOS3000A。
權(quán)利要求
1.一種有效的靜電放電保護電路，其特征在于該保護電路分為CMOS部分的保護電路和雙極部分的保護電路；用于CMOS保護電路時，第一NMOS管(N1)、第二NMOS管(N2)串聯(lián)連接，即第一NMOS管(N1)的源極接第一電源(VDD)，第一NMOS管(N1)的漏極接第二NMOS管(N2)的源極，第二NMOS管(N2)的漏極接第二電源(VSS)；第一NMOS管(N1)的柵極接被保護的集成電路CMOS部分的管腳即靜電輸入端(ESD---PIN)并通過限流電阻(R1)接CMOS內(nèi)部電路；第二NMOS管(N2)的柵極接第二電源(VSS)。
2. 根據(jù)權(quán)利要求l所述的有效的靜電放電保護電路，其特征在于ESD保護電 路用于雙極部分保護電路時，保護電阻(R3)與二極管(Dl)串聯(lián)連接，即二極 管(Dl)的正極接保護電阻(R3)和三極管(Ql)的基極，二極管(Dl)的負極接 被保護的集成電路雙極部分的管腳即靜電輸入端(ESD—-PIN)和第二限流電阻(R2)，保護電阻(R3)的另一端接地(GND);三極管(Ql)的發(fā)射極接地(GND)， 三極管(Ql)的集電極極接。
全文摘要
靜電放電ESD(ElectrostaticDischarge)是當(dāng)今集成電路中最重要的可靠性問題之一。隨著集成電路制造技術(shù)的發(fā)展，特征尺寸的不斷縮小，抗靜電的能力越來越弱，但在微電子制造和使用的環(huán)境中，器件遭受ESD的機會卻越來越多，這使得ESD對集成電路的影響也越來越大，ESD損傷成為新工藝上關(guān)注的焦點。本發(fā)明正是從這一基本出發(fā)點開始，打破傳統(tǒng)的簡單的ESD保護電路的局限，既從結(jié)構(gòu)上對ESD保護電路進行改進，而且從版圖布局、設(shè)計規(guī)則上加以考慮，但工藝制作流程卻又同常規(guī)的BICMOS工藝基本一致，這樣既能保證集成電路有較好的ESD保護能力，又不至于使工藝復(fù)雜化，這樣既提高了電路的可靠性能，而又不會增加成本，提高了電路的競爭力。
文檔編號H02H9/00GK101621198SQ20091003261
公開日2010年1月6日 申請日期2009年6月29日 優(yōu)先權(quán)日2009年6月29日
發(fā)明者朱偉民, 聶衛(wèi)東, 陳東勤, 馬曉輝 申請人:無錫市晶源微電子有限公司