專(zhuān)利名稱(chēng)：靜電放電防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體電路；尤指一種具可調(diào)整觸發(fā)電壓的靜電放電(electrostatic discharge，ESD)防護(hù)電路。
背景技術(shù)：
集成電路(Integrated circuits，ICs)極容易受到可靠度(relaibility)問(wèn)題所影響。其中的一個(gè)可靠度問(wèn)題為IC因靜電放電(electrostatic discharge，ESD)事件可能所受到的損害。當(dāng)一個(gè)帶電物體，例如帶靜電的人體或者是一具有和IC不同電位的設(shè)備，將其所帶的靜電放電至IC，便會(huì)產(chǎn)生一靜電放電ESD事件。此放電量通常為200納秒(nanoseconds)內(nèi)超過(guò)1安培(ampere)的電流量。此一尖峰電流值及放電的波形由遭受此ESD事件的對(duì)象的等效充電電阻、電容及電感所決定。ESD事件通常使得沒(méi)有保護(hù)裝置的IC部分熔解或爆炸。因此，IC設(shè)計(jì)者一般皆于IC內(nèi)部加入額外的元件，以提供一條ESD路徑，使ESD電流繞過(guò)正常操作所需要的元件。故正常的電路元件得以受到保護(hù)而不因ESD事件而有所損壞。
已有許多電路設(shè)計(jì)者嘗試提供一電路與IC的界面墊位(interface pad)相連接，以避免IC的核心電路(core circuit)遭到ESD損害。其中，一提供防護(hù)的已知的技術(shù)為將一柵極接地的NMOS(N-type metal oxide semiconductor)晶體管電性連接于界面墊位及核心電路之間。當(dāng)IC正常操作時(shí)，此GGNMOS晶體管(Gate grounded NMOS)關(guān)閉，因而不至于影響到此核心電路的操作。然而，當(dāng)ESD事件發(fā)生時(shí)，此ESD電流會(huì)使得此GGNMOS晶體管進(jìn)入崩潰區(qū)(breakdown)，因而產(chǎn)生一基質(zhì)路徑(substrate path)，讓ESD電流借此導(dǎo)入至地。因此，核心電路得以受到保護(hù)而不為ESD事件所損壞。此GGNMOS晶體管于正常操作模式時(shí)會(huì)自行重置至關(guān)閉狀態(tài)。
然則，此種GGNMOS晶體管具有某些限制。NMOS晶體管的觸發(fā)電壓通常為一相對(duì)較高的固定值。布局(layout)以及光罩(mask)需要有復(fù)雜的更動(dòng)才得以調(diào)整此種GGNMOS晶體管的觸發(fā)電壓。未來(lái)的IC設(shè)計(jì)有逐漸朝向低供應(yīng)電壓的趨勢(shì)(3.3伏特以下)，因此，具低觸發(fā)電壓的ESD防護(hù)電路的需求亦同時(shí)增加。
圖1A及圖1B為一傳統(tǒng)的ESD防護(hù)電路102以及其截面圖104。此傳統(tǒng)ESD防護(hù)電路102提供IC某種程度上的保護(hù)，其使用一NMOS晶體管106，且使其柵極108接地，以提供一條路徑給ESD電流放電。一墊位110，例如為IC的一輸出入墊位，電性連接至NMOS晶體管106的漏極112。在此組態(tài)中，接地的柵極108電性連接至一接地墊位114。此外，NMOS晶體管106的源極116及基底(bulk)118電性連接至墊位114?；?18置于NMOS晶體管106的基質(zhì)(substrate)下。此柵極接地的NMOS晶體管106與一核心電路(未示于圖中)并聯(lián)，保護(hù)其避免因ESD事件而損壞。
在此基底118上，形成一個(gè)寄生(parasitic)橫向(lateral)NPN晶體管，且基底118上有一厚度通常為幾微米(micrometers)的P型阱(well)122。一N型擴(kuò)散區(qū)(diffusion region)為NMOS晶體管106的漏極112，作為集電極(collector)。另一個(gè)N型擴(kuò)散區(qū)(diffusion region)，也就是NMOS晶體管106的源極116，則為發(fā)射極(emitter)。在集電極與發(fā)射極間有一溝道區(qū)(channelregion)126用來(lái)傳導(dǎo)漏-源極(drain-source)電流。
在正常操作中，墊位110會(huì)接收電壓位準(zhǔn)在VCC及VSS之間的信號(hào)。其中，VCC為IC操作電壓，而VSS通常指接地電壓。因?yàn)闁艠O108接地，所以NMOS晶體管106會(huì)保持在關(guān)閉的狀態(tài)。因此，ESD防護(hù)電路102不會(huì)對(duì)核心電路造成影響。
當(dāng)發(fā)生ESD事件時(shí)，墊位110上會(huì)產(chǎn)生一電壓位準(zhǔn)高過(guò)于VCC極多的ESD電壓，NMOS晶體管106的漏-源極間電壓會(huì)因此急遽地增加。此一漏-源極間的高電壓會(huì)使得位于漏極112及基底118間的PN接面(junction)偏壓變大，當(dāng)偏壓增加到達(dá)某一值時(shí)，此接面會(huì)進(jìn)入突崩潰(avalanche breakdown)區(qū)，因而產(chǎn)生一電流。此因崩潰所產(chǎn)生的額外電子-空穴對(duì)(electron-holepairs)會(huì)使得P型阱122的電壓位準(zhǔn)上升，一直到溝道區(qū)126及發(fā)射極116間的PN接面變成順偏壓(forward biased)。使得此寄生橫向NPN晶體管開(kāi)始導(dǎo)通，且漏極112作為集電極，溝道區(qū)126作為基極(base)而源極116則為發(fā)射極。因而產(chǎn)生一基質(zhì)電流路徑(substrate current path)，使得ESD電路可借此經(jīng)由墊位114導(dǎo)入至地。
圖2為圖1A內(nèi)的NMOS晶體管106進(jìn)入突崩潰(avalanchebreakdown)區(qū)內(nèi)的電壓電流圖200。在此，電壓VDS指的是漏-源極間電壓，電流IDS則是漏-源極間電流。第一個(gè)突崩潰發(fā)生在電壓VDS為Vt1時(shí)。如同圖線(xiàn)202所示，寄生橫向NPN晶體管導(dǎo)通會(huì)使得電壓VDS往回跳，此現(xiàn)象稱(chēng)為返馳(snapback)，因而使得IC可借此將ESD電壓鎖在一個(gè)安全的電壓準(zhǔn)位，因而得到ESD防護(hù)。若是電流繼續(xù)增加，則會(huì)在電壓VDS為Vt2時(shí)發(fā)生第二個(gè)突崩潰，如同圖線(xiàn)204所示。在此，電流IDS的值會(huì)增加至It2。
在發(fā)生ESD事件時(shí)，用于ESD防護(hù)電路里的NMOS晶體管，能越早導(dǎo)通越好，因核心電路可得到較佳的保護(hù)。為了能提早使NMOS晶體管導(dǎo)通，已有許多研究致力于降低其觸發(fā)電壓。其中一個(gè)做法為當(dāng)ESD事件發(fā)生時(shí)，在NMOS晶體管的柵極上施加一偏壓。此偏壓可以在柵極之下，產(chǎn)生一個(gè)表面電流路徑(surfacecurrent path)，用來(lái)提供除了一基質(zhì)電流路徑之外的排放ESD電流路徑。因此，ESD電流可以同時(shí)借由表面電流路徑及基質(zhì)電流路徑導(dǎo)出，ESD防護(hù)電路的觸發(fā)電壓亦降低。雖然有許多人在努力實(shí)現(xiàn)這個(gè)想法，然則并無(wú)達(dá)到完全滿(mǎn)意的研究結(jié)果產(chǎn)生。有些解決方案并未證實(shí)可實(shí)行，其它的解決方法則會(huì)使得電路的布局變的太過(guò)復(fù)雜，而難以實(shí)現(xiàn)。
因此在ESD防護(hù)電路設(shè)計(jì)的領(lǐng)域中，相當(dāng)需要一具可調(diào)整觸發(fā)電壓的ESD防護(hù)電路，以提供較良好的ESD防護(hù)，且不需要復(fù)雜的重新配置電路布局。

發(fā)明內(nèi)容
根據(jù)上述的目的，本發(fā)明提出一種ESD防護(hù)電路，耦接于一第一墊位及一第二墊位之間，且該第二墊位耦接至地，用于一靜電放電事件時(shí)，導(dǎo)出一靜電放電電流。此ESD防護(hù)電路包含有一NMOS晶體管以及一電壓微分模塊。此NMOS晶體管耦接于該第一墊位及該第二墊位之間。此電壓微分模塊，耦接于該NMOS晶體管的柵極及該第二墊位之間，用于該靜電放電事件時(shí)，于該柵極上產(chǎn)生一偏壓，由此產(chǎn)生一除了基質(zhì)電流路徑外的表面電流路徑，用以導(dǎo)引該靜電放電電流。其中，該電壓微分模塊由一防護(hù)環(huán)的一區(qū)段所形成，用以提供一預(yù)設(shè)的電阻，且此電阻決定了加于該柵極上的偏壓。
本發(fā)明是這樣實(shí)現(xiàn)的本發(fā)明提供一種靜電放電防護(hù)電路，耦接于一第一墊位及一第二墊位之間，且該第二墊位耦接至地，用于一靜電放電事件時(shí)，導(dǎo)出一靜電放電電流，該靜電放電防護(hù)電路包含有一NMOS晶體管，耦接于該第一墊位及該第二墊位之間；以及一電壓微分模塊，耦接于該NMOS晶體管的柵極及該第二墊位之間，用于該靜電放電事件時(shí)，于該柵極上產(chǎn)生一偏壓(bias)，由此產(chǎn)生除了一基質(zhì)電流路徑外的一表面電流路徑，用以導(dǎo)引該靜電放電電流(ESDcurrent)；其中，該電壓微分模塊由一防護(hù)環(huán)(guard ring)的一區(qū)段所形成，用以提供一預(yù)設(shè)的電阻，且此電阻決定了加于該柵極上的偏壓。
本發(fā)明所述的靜電放電防護(hù)電路，該區(qū)段具有兩端與一和該防護(hù)環(huán)相齊的金屬層接觸。
本發(fā)明所述的靜電放電防護(hù)電路，該金屬層于該防護(hù)環(huán)的該區(qū)段上不連續(xù)。
本發(fā)明所述的靜電放電防護(hù)電路，該防護(hù)環(huán)不為該金屬層覆蓋的該區(qū)段，包含有一金屬硅化物層。
本發(fā)明所述的靜電放電防護(hù)電路，該電壓微分模塊的電阻值可由變動(dòng)該防護(hù)環(huán)的該區(qū)段長(zhǎng)度來(lái)調(diào)整。
本發(fā)明所述的靜電放電防護(hù)電路，該NMOS晶體管的一基底耦接至該第二墊位。
本發(fā)明所述的靜電放電防護(hù)電路，進(jìn)一步包含有至少一二極管耦接至該NMO S晶體管的柵極，且與該電壓微分器串連，用以調(diào)整該柵極上的該偏壓。
本發(fā)明所述的靜電放電防護(hù)電路，進(jìn)一步包含有一箝低電路耦接至該NMOS晶體管的柵極，用以使該NMOS晶體管于正常操作下，保持在關(guān)閉(off)狀態(tài)。
本發(fā)明還提供一種靜電放電防護(hù)電路，耦接于一第一墊位及一第二墊位之間，且該第二墊位耦接至地，所述靜電放電防護(hù)電路包含有一PMOS晶體管，耦接于該第一墊位及該第二墊位之間，用于一靜電放電事件時(shí)，由該第一墊位導(dǎo)出一靜電放電電流至該第二墊位；以及一電壓微分模塊，耦接于該P(yáng)MOS晶體管的柵極及該第一墊位之間，用于該靜電放電事件時(shí)，于該柵極上產(chǎn)生一偏壓，由此產(chǎn)生除了一基質(zhì)電流路徑外的一表面電流路徑，用以導(dǎo)引該靜電放電電流；其中，該電壓微分模塊由一防護(hù)環(huán)的一區(qū)段所形成，用來(lái)提供一預(yù)設(shè)的電阻，且此電阻決定了加于該柵極的偏壓。
本發(fā)明所述的靜電放電防護(hù)電路，該區(qū)段具有兩端與一和該防護(hù)環(huán)相齊的金屬層接觸。
本發(fā)明所述的靜電放電防護(hù)電路，該金屬層于該防護(hù)環(huán)的該區(qū)段上不連續(xù)。
本發(fā)明所述的靜電放電防護(hù)電路，該防護(hù)環(huán)不為該金屬層覆蓋的該區(qū)段，包含有一金屬硅化物層。
本發(fā)明所述的靜電放電防護(hù)電路，該電壓微分模塊的電阻值可由變動(dòng)該防護(hù)環(huán)的該區(qū)段長(zhǎng)度來(lái)調(diào)整。
本發(fā)明所述的靜電放電防護(hù)電路，該P(yáng)MOS晶體管的一基底耦接至該第一墊位。
本發(fā)明所述的靜電放電防護(hù)電路，進(jìn)一步包含有至少一二極管耦接至該P(yáng)MOS晶體管的柵極，且與該電壓微分器串連，用以調(diào)整該柵極上的該偏壓。


圖1A及圖1B為一使用GGNMOS晶體管的傳統(tǒng)ESD防護(hù)電路示意圖以及其截面圖；圖2為此傳統(tǒng)ESD防護(hù)電路內(nèi)的GGNMOS晶體管進(jìn)入突崩潰(avalanche breakdown)區(qū)內(nèi)的電壓電流圖；圖3A及圖3B為根據(jù)本發(fā)明的一實(shí)施例，具可調(diào)整觸發(fā)電壓的ESD防護(hù)電路的電路圖以及其截面圖；圖4A及圖4B為根據(jù)本發(fā)明的另一實(shí)施例，具可調(diào)整觸發(fā)電壓的ESD防護(hù)電路的電路圖以及其截面圖；圖5為根據(jù)本發(fā)明的另一實(shí)施例，具可調(diào)整觸發(fā)電壓的ESD防護(hù)電路的電路圖；圖6為根據(jù)本發(fā)明的另一實(shí)施例，具可調(diào)整觸發(fā)電壓及一箝低(tie low)電路的ESD防護(hù)電路的電路圖；圖7A為圖1A的傳統(tǒng)ESD防護(hù)電路的布局圖；圖7B及圖7C為根據(jù)本發(fā)明的實(shí)施例，ESD防護(hù)電路的布局圖；圖8A及圖8B為根據(jù)本發(fā)明的一實(shí)施例，揭露的ESD防護(hù)電路與傳統(tǒng)ESD防護(hù)電路比較的實(shí)驗(yàn)結(jié)果圖。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。
圖3A及圖3B為根據(jù)本發(fā)明的一實(shí)施例，一ESD防護(hù)電路302的電路圖以及其截面圖304。在此實(shí)施例中，揭露了一具可調(diào)整觸發(fā)電壓的NMOS晶體管。其中，一電壓微分模塊，例如一電阻器，置于NMOS晶體管的柵極及地之間。此電阻器來(lái)自防護(hù)環(huán)的一區(qū)段，且可借由變動(dòng)其長(zhǎng)度來(lái)做調(diào)整。因此，改變了其阻值以及施加于NMOS晶體管上的偏壓，也就是說(shuō)此ESD防護(hù)電路的觸發(fā)電壓是可調(diào)的，且不需額外的元件，光罩，或是布局面積。此實(shí)施例提供了對(duì)防護(hù)環(huán)的創(chuàng)新利用，且此可調(diào)整觸發(fā)電壓亦增進(jìn)了ESD防護(hù)電路的效能。
ESD防護(hù)電路302包含了一個(gè)NMOS晶體管308電性連接至第一墊位312及第二墊位310之間，且第一墊位312傳送接收輸出入信號(hào)，而第二墊位310則是電性連接至地。NMOS晶體管308的基底經(jīng)由墊位310亦電性連接至地。一電壓微分模塊306，例如一個(gè)電阻器，耦接于NMOS晶體管308的柵極及第二墊位310之間。在此實(shí)施例中，電壓微分模塊306是由防護(hù)環(huán)的一區(qū)段所形成，在NMOS晶體管308的柵極及第二墊位310間提供電阻。
在正常操作時(shí)，由于柵極經(jīng)由第二墊位310耦接至地，所以NMOS晶體管308會(huì)一直保持在關(guān)閉的狀態(tài)。電壓輸入信號(hào)會(huì)經(jīng)由第一墊位312直接傳至核心電路，而不會(huì)經(jīng)由NMOS晶體管308導(dǎo)至接地的第二墊位310。也就是說(shuō)，NMOS晶體管308在正常操作下，對(duì)核心電路而言，是如同隱形般，沒(méi)有任何影響。
在ESD事件時(shí)，第一墊位312會(huì)接收到一ESD電流，使得NMOS晶體管308漏極上的電壓位準(zhǔn)立即上升。最后導(dǎo)致NMOS晶體管308進(jìn)入突崩潰區(qū)，且借由基質(zhì)電流路徑開(kāi)始導(dǎo)通。ESD電流因此會(huì)被導(dǎo)至防護(hù)環(huán)，也就是NMOS晶體管308與第二墊位310的連接部分。經(jīng)由此電壓微分模塊306的電流，會(huì)因其阻值，在NMOS晶體管308的柵極形成一偏壓，因而使得NMOS晶體管308提早導(dǎo)通，且于柵極之下產(chǎn)生一除了基質(zhì)電流路徑的表面電流路徑。因此，NMOS晶體管308的觸發(fā)電壓降低了，且較早對(duì)ESD電流產(chǎn)生回應(yīng)。所以ESD防護(hù)電路302，以整體看來(lái)，具有較佳的效能。
圖3B為圖3A里的ESD防護(hù)電路302的截面圖304。一個(gè)P型阱314設(shè)置于半導(dǎo)體基質(zhì)上，一個(gè)或多個(gè)隔離結(jié)構(gòu)(isolationstructure)316置于P型阱314上，其亦為NMOS晶體管308形成的區(qū)域。NMOS晶體管308包含有一柵極，且此柵極由一柵導(dǎo)體(gate conductor)318置于一柵介電層(gate dielectriclayer)320上所形成。有兩個(gè)N型擴(kuò)散區(qū)，設(shè)置于位于P型阱314上的柵介電層320的兩旁，作為一源極跟一漏極。一P型擴(kuò)散區(qū)324設(shè)置于P型阱314上的隔離結(jié)構(gòu)316旁，用以與基質(zhì)相連接。NMOS晶體管308的漏極電性連接至第一墊位312，源極電性連接至擴(kuò)散區(qū)324，再電性連接至地，或是如同圖3A所示，接至第二墊位310。接地的防護(hù)環(huán)326有一部分為在P型阱314上的P型擴(kuò)散區(qū)326’。此防護(hù)環(huán)326環(huán)繞在NMOS晶體管308與其它裝置被放置的區(qū)域內(nèi)。典型的防護(hù)環(huán)326由一多晶硅層(polysilicon layer)及一金屬硅化物層(silicide layer)堆棧而成，且與一個(gè)或多個(gè)金屬層(metal layer)彼此對(duì)齊，經(jīng)由內(nèi)部接線(xiàn)與金屬層相連接。金屬層的一部分被移除，以露出一區(qū)段的防護(hù)環(huán)326的金屬硅化物層，形成與柵導(dǎo)體318相連的電壓微分模塊306。此電壓微分模塊306的阻值由所曝露出的區(qū)段特性決定。當(dāng)ESD電流流經(jīng)此電壓微分模塊306時(shí)，由于其阻抗，會(huì)使得產(chǎn)生一偏壓電壓降。此偏壓會(huì)幫助晶體管308導(dǎo)通，除了因突崩潰產(chǎn)生的一通過(guò)源極/漏極擴(kuò)散區(qū)322的基質(zhì)電流路徑，且于柵極介電層320之下產(chǎn)生一表面電流路徑。因?yàn)榇硕娏髀窂?，使得E SD防護(hù)電路304的觸發(fā)電壓被降低了。
由于電壓微分模塊306的阻值是由曝露出的硅化物/多晶硅合成物的長(zhǎng)度決定，故施加至柵導(dǎo)體318的偏壓可由控制硅化物/多晶硅合成物的長(zhǎng)度來(lái)做調(diào)整。由于電壓微分模塊306是由防護(hù)環(huán)所形成，因此并不會(huì)耗費(fèi)到多余的布局面積，ESD防護(hù)電路304亦不需要復(fù)雜的設(shè)計(jì)便可達(dá)到較佳的ESD防護(hù)能力。
圖4A為根據(jù)本發(fā)明的另一實(shí)施例，ESD防護(hù)電路402的電路圖。此ESD防護(hù)電路402包含了一個(gè)PMOS(P-type metaloxide semiconductor)晶體管408電性連接至第一墊位412及該第二墊位410之間，且第一墊位412傳送或接收輸出入信號(hào)，而第二墊位410則電性連接至地，第一墊位412更進(jìn)一步接收核心電路的輸出入信號(hào)。PMOS晶體管408的基底電性連接至第一墊位412，且借其傳送或接收輸出入信號(hào)。一電壓微分模塊406，例如一個(gè)電阻器，耦接于PMOS晶體管408的柵極及第一墊位412之間。在此實(shí)施例中，電壓微分模塊406是由防護(hù)環(huán)的一區(qū)段所形成，在PMOS晶體管408的柵極及第一墊位412間提供電阻。
在正常操作時(shí)，由于柵極經(jīng)由第一墊位412接收高電壓輸入，所以PMOS晶體管408會(huì)一直保持在關(guān)閉的狀態(tài)。輸入信號(hào)會(huì)直接傳至核心電路，而不會(huì)經(jīng)由PMOS晶體管408導(dǎo)至接地的第二墊位410。也就是說(shuō)，PMOS晶體管408在正常操作下，對(duì)核心電路而言，是如同隱形般，沒(méi)有任何影響。
在ESD事件時(shí)，大量的ESD電流會(huì)被導(dǎo)至此防護(hù)環(huán)，也就是PMOS晶體管408與第一墊位410的連接部分。經(jīng)由此電壓微分模塊406的電流，會(huì)因?yàn)槠渥柚?，在PMOS晶體管408的柵極與其基底間形成一個(gè)偏壓，因而使得PMOS晶體管408導(dǎo)通，且于柵極之下產(chǎn)生一除了基質(zhì)電流路徑的表面電流路徑。因此，PMOS晶體管408的觸發(fā)電壓降低了，且較早對(duì)ESD電流產(chǎn)生回應(yīng)。所以ESD防護(hù)電路402，以整體看來(lái)，具有較佳的效能。
圖4B為圖4A里的ESD防護(hù)電路402的截面圖404。一N型阱414設(shè)置于半導(dǎo)體基質(zhì)上，一個(gè)或多個(gè)隔離結(jié)構(gòu)(isolationstructure)416置于N型阱414上，其亦為PMOS晶體管408形成的區(qū)域。PMOS晶體管408包含有一柵極，且此柵極由一柵導(dǎo)體(gate conductor)418置于一柵介電層(gate dielectriclayer)420上所形成。有兩個(gè)P型擴(kuò)散區(qū)422，設(shè)置于位于N型阱414上的柵介電層420的兩旁，作為一源極及一漏極。一N型擴(kuò)散區(qū)424設(shè)置于N型阱414上的隔離結(jié)構(gòu)416旁，用以與基質(zhì)相連接。PMOS晶體管408的漏極電性連接至地，源極則電性連接至擴(kuò)散區(qū)424，再電性連接至第一墊位412。防護(hù)環(huán)426有一部分為在N型阱414上的N型擴(kuò)散區(qū)426’。防護(hù)環(huán)426環(huán)繞在PMOS晶體管408與其它裝置放置的區(qū)域。典型的防護(hù)環(huán)426包含有一金屬硅化物層(silicide layer)，且其與一個(gè)或多個(gè)金屬層(metal layer)彼此對(duì)齊，經(jīng)由內(nèi)部接線(xiàn)與金屬層連接。一部分的金屬層被移除，以露出防護(hù)環(huán)426一區(qū)段的金屬硅化物層，形成與柵導(dǎo)體418相連的電壓微分模塊406。當(dāng)ESD電流流經(jīng)此電壓微分模塊406時(shí)，由于其阻抗，使得于柵導(dǎo)體418及N型阱414間產(chǎn)生一偏壓電壓。此偏壓會(huì)幫助PMOS晶體管408導(dǎo)通，除了因突崩潰產(chǎn)生的一通過(guò)源極/漏極擴(kuò)散區(qū)422的基質(zhì)電流路徑，且于柵極介電層420之下產(chǎn)生一表面電流路徑。
由于電壓微分模塊406的阻值是由曝露出的硅化物合成物的長(zhǎng)度決定，故柵導(dǎo)體418及N型阱間的偏壓可由控制硅化物合成物的長(zhǎng)度來(lái)做調(diào)整。由于電壓微分模塊406是由防護(hù)環(huán)所形成，因此并不會(huì)耗費(fèi)到多余的布局面積，ESD防護(hù)電路404亦不需要復(fù)雜的設(shè)計(jì)便可達(dá)到較佳的ESD防護(hù)能力。
圖5為根據(jù)本發(fā)明的另一實(shí)施例，ESD防護(hù)電路500的電路圖。ESD防護(hù)電路500與圖3A的ESD防護(hù)電路302極為相似，除了在ESD防護(hù)電路500里，有一由多個(gè)串連的二極管構(gòu)成的二極管群502電性連接于NMOS晶體管504的柵極與電阻506之間。其中，電阻506由一段曝露于外的防護(hù)環(huán)所構(gòu)成。二極管群502及電阻506即為電壓微分模塊。此一NMOS晶體管504電性連接至第一墊位508以及第二墊位510之間，且第一墊位508傳送或接收輸出入信號(hào)，而第二墊位510則是電性連接至地。
在正常操作時(shí)，由于其柵極經(jīng)由二極管群502及電阻506耦接至地，所以NMOS晶體管504會(huì)一直保持在關(guān)閉的狀態(tài)。電壓輸入信號(hào)會(huì)經(jīng)由第一墊位508直接傳至核心電路，而不會(huì)經(jīng)由NMOS晶體管504導(dǎo)至接地的第二墊位510。換句話(huà)說(shuō)，NMOS晶體管504在正常操作下，對(duì)核心電路而言，是如同隱形般，沒(méi)有任何影響。
在ESD事件時(shí)，大量的ESD電流會(huì)被導(dǎo)至與第二墊位510電性連接的防護(hù)環(huán)。經(jīng)由此一由二極管群502及電阻506集結(jié)而成的電壓微分模塊的電流，會(huì)因?yàn)槠渥柚?，在NMOS晶體管504的柵極形成一偏壓，因而使得NMOS晶體管504導(dǎo)通，且于柵極之下產(chǎn)生一用來(lái)導(dǎo)出ESD電流的表面電流路徑。因此，NMOS晶體管504的觸發(fā)電壓降低了，且較早對(duì)ESD電流產(chǎn)生回應(yīng)。所以ESD防護(hù)電路500，以整體看來(lái)，具有較佳的效能。
值得注意的是，PMOS晶體管連同一串連的二極管群及一電阻器亦可在本發(fā)明的另一實(shí)施例內(nèi)使用。防護(hù)環(huán)的一區(qū)段亦可當(dāng)作是此電阻器。雖然并無(wú)任何圖式提及這種實(shí)施例，然則，本領(lǐng)域技術(shù)人員仍可根據(jù)之前的描述而能毫無(wú)困難地實(shí)現(xiàn)此種ESD防護(hù)電路。
圖6為根據(jù)本發(fā)明的另一實(shí)施例，具一箝低(tie low)電路602的ESD防護(hù)電路600的電路圖。此ESD防護(hù)電路600基本上為NMOS ESD防護(hù)電路604及箝低(tie low)電路602的組成。箝低電路602是用來(lái)確保NMOS ESD防護(hù)電路604在正常操作下，保持在關(guān)閉的狀態(tài)。NMOS ESD防護(hù)電路604基本上與圖5的ESD防護(hù)電路500的操作相同。箝低電路602操作于供應(yīng)電壓VCC下，在正常操作時(shí)，PMOS晶體管606用來(lái)拉高(pull up)電壓準(zhǔn)位，以提供電壓VCC至NMOS晶體管608的柵極。晶體管608會(huì)因此而導(dǎo)通，且借由接線(xiàn)610，將NMOS ESD防護(hù)電路604的NMOS晶體管的柵極電性連接至地。也就是說(shuō)，確保NMOS ESD防護(hù)電路604不會(huì)于正常操作時(shí)導(dǎo)通。
值得注意的是，PMOS晶體管連同一串連的二極管群及一電阻器亦可在本發(fā)明的另一實(shí)施例內(nèi)使用。防護(hù)環(huán)的一區(qū)段亦可當(dāng)作是此電阻器。拴高(tigh high)電路可以用來(lái)確保PMOS晶體管于正常操作時(shí)，保持在關(guān)閉的狀態(tài)。雖然并無(wú)任何圖式提及這種實(shí)施例，然則，本領(lǐng)域技術(shù)人員仍可根據(jù)之前的描述而能毫無(wú)困難地實(shí)現(xiàn)此ESD防護(hù)電路。
圖7A為圖1A中的傳統(tǒng)ESD防護(hù)電路102的布局圖700。多個(gè)垂直延伸放置的柵極結(jié)構(gòu)706置于P型基質(zhì)704上。水平延伸放置的N型摻雜區(qū)702置于位于P型基質(zhì)704上的柵極結(jié)構(gòu)706旁，當(dāng)作是源極以及漏極。防護(hù)環(huán)708則環(huán)繞著由N型摻雜區(qū)702與柵極結(jié)構(gòu)706形成的NMOS晶體管，且其由一金屬硅化物層(未示于圖7A中)組成，其中，此金屬硅化物層與置于其上的金屬層710借由層間接觸窗(inter-level contact)712相連接。防護(hù)環(huán)708經(jīng)由導(dǎo)線(xiàn)714進(jìn)一步電性連接至柵極結(jié)構(gòu)706。
正常操作時(shí)，防護(hù)環(huán)708接地，故柵極結(jié)構(gòu)706亦耦接至地。因此，可確保由柵極結(jié)構(gòu)706及N型摻雜區(qū)702組成的NMOS晶體管為關(guān)閉狀態(tài)。于ESD事件發(fā)生時(shí)，因柵極結(jié)構(gòu)706經(jīng)由防護(hù)環(huán)708耦接至地，所以表面電流路徑并不會(huì)于此柵極結(jié)構(gòu)706下產(chǎn)生。因此，相對(duì)于如上討論的可于ESD事件產(chǎn)生表面電流路徑的ESD防護(hù)電路而言，ESD防護(hù)電路700的觸發(fā)電壓較高。
圖7B為根據(jù)本發(fā)明的一實(shí)施例，如圖3A的ESD防護(hù)電路302的布局圖720。多個(gè)柵極結(jié)構(gòu)726置于P型基質(zhì)724之上。多個(gè)N型摻雜區(qū)722置于位于P型基質(zhì)724上的柵極結(jié)構(gòu)726旁，當(dāng)作是源極以及漏極。防護(hù)環(huán)728則環(huán)繞著由N型摻雜區(qū)722與柵極結(jié)構(gòu)726形成的NMOS晶體管，且其由一金屬硅化物層組成，其中，此金屬硅化物層與置于其上的金屬層730借由層間接觸窗(inter-level contaet)734相連接。防護(hù)環(huán)728經(jīng)由導(dǎo)線(xiàn)736進(jìn)一步電性連接至柵極結(jié)構(gòu)726。
在此實(shí)施例中，一部分的金屬層730被移除，而曝露出其下的金屬硅化物層732。此露出的金屬硅化物層732在流經(jīng)電流時(shí)，會(huì)產(chǎn)生一阻抗。因此在ESD事件發(fā)生時(shí)，于柵導(dǎo)體726產(chǎn)生一偏壓。
正常操作時(shí)，防護(hù)環(huán)728接地，故柵極結(jié)構(gòu)726亦耦接至地。因此可確保由柵極結(jié)構(gòu)726及N型摻雜區(qū)722組成的NMOS晶體管位為關(guān)閉狀態(tài)，而ESD防護(hù)電路720亦不會(huì)影響核心電路的操作。于ESD事件發(fā)生時(shí)，ESD電流會(huì)被導(dǎo)向防護(hù)環(huán)728，且產(chǎn)生一大量電流。當(dāng)此電流經(jīng)由導(dǎo)線(xiàn)736流經(jīng)曝露在外的金屬硅化物層732時(shí)，會(huì)因其阻抗，于柵導(dǎo)體726產(chǎn)生一偏壓。進(jìn)而使得NMOS晶體管導(dǎo)通，于此柵極結(jié)構(gòu)726下產(chǎn)生一表面電流路徑。因此，ESD電流會(huì)除了通過(guò)一因NMOS晶體管突崩潰產(chǎn)生的基質(zhì)電流路徑外，亦可經(jīng)由此表面電流路徑，而轉(zhuǎn)向?qū)С鲋恋?，ESD防護(hù)電路720的觸發(fā)電壓因此降低了，其亦因此，相對(duì)傳統(tǒng)的設(shè)計(jì)而言，較早對(duì)ESD事件起反應(yīng)。
相對(duì)如圖7A的傳統(tǒng)布局而言，本發(fā)明的布局720并不需要額外的面積。利用一部分曝露在外的防護(hù)環(huán)728區(qū)段，便可以很簡(jiǎn)單地于NMOS晶體管的柵極上產(chǎn)生一偏壓。此外，此偏壓的大小可由調(diào)整防護(hù)環(huán)728曝露在外的區(qū)段長(zhǎng)度來(lái)控制。如圖7C所示，防護(hù)環(huán)744曝露在外的金屬硅化物層742長(zhǎng)度為圖7B的曝露在外的金屬硅化物層732長(zhǎng)度的一半。因此，曝露在外的金屬硅化物層742的阻抗為曝露在外的金屬硅化物層732的阻抗的一半。因此，由此曝露在外的金屬硅化物層742所產(chǎn)生的偏壓為曝露在外的金屬硅化物層732所產(chǎn)生的偏壓的一半。
雖然圖7B及圖7C為使用NMOS晶體管的ESD防護(hù)電路的布局圖，然則，本領(lǐng)域技術(shù)人員可以毫無(wú)困難地使用相同的概念設(shè)計(jì)出使用PMOS晶體管的ESD防護(hù)電路的布局。
圖8A為根據(jù)本發(fā)明的一實(shí)施例，ESD防護(hù)電路302(請(qǐng)參閱圖3A)與傳統(tǒng)的GGNMOS ESD防護(hù)電路102(請(qǐng)參閱圖1A)的臨界電壓(threshold voltage)比較圖800。如同圖800所示，傳統(tǒng)ESD防護(hù)電路102的觸發(fā)電壓大約為5.3伏特(V)。而ESD防護(hù)電路302的觸發(fā)電壓則大約為3.75伏特(V)。于傳統(tǒng)ESD防護(hù)電路102及ES D防護(hù)電路302內(nèi)被轉(zhuǎn)向?qū)С龅碾娏髁看蠹s是相同的。此較低的觸發(fā)電壓使得ESD防護(hù)電路302可以較快于ESD事件發(fā)生時(shí)起防護(hù)作用。
圖8B為根據(jù)本發(fā)明的一實(shí)施例，GGNMOS型ESD防護(hù)電路302(請(qǐng)參閱圖3A)與非使用GGNMOS晶體管的傳統(tǒng)ESD防護(hù)電路的等效電阻(equivalent resistances)比較圖820。如同圖820所示，非使用GGNMOS晶體管的傳統(tǒng)ESD防護(hù)電路的阻抗較GGNMOS ESD防護(hù)電路的阻抗大許多。因此，GGNMOS型ESD防護(hù)電路302可較其它種類(lèi)的ESD防護(hù)電路導(dǎo)出更大量的ESD電流。
以上所述僅為本發(fā)明較佳實(shí)施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項(xiàng)技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請(qǐng)的權(quán)利要求書(shū)所界定的范圍為準(zhǔn)。
附圖中符號(hào)的簡(jiǎn)單說(shuō)明如下106NMOS晶體管108柵極110信號(hào)輸入墊位112漏極114接地墊位116源極118基底122P型阱126溝道區(qū)302ESD防護(hù)電路
306電壓微分模塊308NMOS晶體管310第二墊位312第一墊位314P型阱316隔離結(jié)構(gòu)318柵導(dǎo)體320柵介電層324P型擴(kuò)散區(qū)326、326’防護(hù)環(huán)406電壓微分模塊408PMOS晶體管410第二墊位412第一墊位414N型阱416隔離結(jié)構(gòu)418柵導(dǎo)體420柵介電層422P型擴(kuò)散區(qū)424N型擴(kuò)散區(qū)426、426’防護(hù)環(huán)502二極管504NMOS晶體管506電阻508第一墊位510第二墊位602箝低電路
604NMOS ESD防護(hù)電路606PMOS晶體管608NMOS晶體管702N型摻雜區(qū)704P型基質(zhì)706柵極結(jié)構(gòu)708防護(hù)環(huán)710金屬層712層間接觸窗722N型摻雜區(qū)724P型基質(zhì)726柵極結(jié)構(gòu)728防護(hù)環(huán)730金屬層734層間接觸窗736導(dǎo)線(xiàn)
權(quán)利要求
1.一種靜電放電防護(hù)電路，耦接于一第一墊位及一第二墊位之間，且該第二墊位耦接至地，用于一靜電放電事件時(shí)，導(dǎo)出一靜電放電電流，該靜電放電防護(hù)電路包含有一N型金屬氧化物半導(dǎo)體晶體管，耦接于該第一墊位及該第二墊位之間；以及一電壓微分模塊，耦接于該N型金屬氧化物半導(dǎo)體晶體管的柵極及該第二墊位之間，用于該靜電放電事件時(shí)，于該柵極上產(chǎn)生一偏壓，由此產(chǎn)生除了一基質(zhì)電流路徑外的一表面電流路徑，用以導(dǎo)引該靜電放電電流；其中，該電壓微分模塊由一防護(hù)環(huán)的一區(qū)段所形成，用以提供一預(yù)設(shè)的電阻，且此電阻決定了加于該柵極上的偏壓。
2.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于該區(qū)段具有兩端與一和該防護(hù)環(huán)相齊的金屬層接觸。
3.根據(jù)權(quán)利要求2所述的靜電放電防護(hù)電路，其特征在于該金屬層于該防護(hù)環(huán)的該區(qū)段上不連續(xù)。
4.根據(jù)權(quán)利要求3所述的靜電放電防護(hù)電路，其特征在于該防護(hù)環(huán)不為該金屬層覆蓋的該區(qū)段，包含有一金屬硅化物層。
5.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于該電壓微分模塊的電阻值可由變動(dòng)該防護(hù)環(huán)的該區(qū)段長(zhǎng)度來(lái)調(diào)整。
6.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于該N型金屬氧化物半導(dǎo)體晶體管的一基底耦接至該第二墊位。
7.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于進(jìn)一步包含有至少一二極管耦接至該N型金屬氧化物半導(dǎo)體晶體管的柵極，且與該電壓微分器串連，用以調(diào)整該柵極上的該偏壓。
8.根據(jù)權(quán)利要求7所述的靜電放電防護(hù)電路，其特征在于進(jìn)一步包含有一箝低電路耦接至該N型金屬氧化物半導(dǎo)體晶體管的柵極，用以使該N型金屬氧化物半導(dǎo)體晶體管于正常操作下，保持在關(guān)閉狀態(tài)。
9.一種靜電放電防護(hù)電路，耦接于一第一墊位及一第二墊位之間，且該第二墊位耦接至地，所述靜電放電防護(hù)電路包含有一P型金屬氧化物半導(dǎo)體晶體管，耦接于該第一墊位及該第二墊位之間，用于一靜電放電事件時(shí)，由該第一墊位導(dǎo)出一靜電放電電流至該第二墊位；以及一電壓微分模塊，耦接于該P(yáng)型金屬氧化物半導(dǎo)體晶體管的柵極及該第一墊位之間，用于該靜電放電事件時(shí)，于該柵極上產(chǎn)生一偏壓，由此產(chǎn)生除了一基質(zhì)電流路徑外的一表面電流路徑，用以導(dǎo)引該靜電放電電流；其中，該電壓微分模塊由一防護(hù)環(huán)的一區(qū)段所形成，用來(lái)提供一預(yù)設(shè)的電阻，且此電阻決定了加于該柵極的偏壓。
10.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路，其特征在于該區(qū)段具有兩端與一和該防護(hù)環(huán)相齊的金屬層接觸。
11.根據(jù)權(quán)利要求10所述的靜電放電防護(hù)電路，其特征在于該金屬層于該防護(hù)環(huán)的該區(qū)段上不連續(xù)。
12.根據(jù)權(quán)利要求11所述的靜電放電防護(hù)電路，其特征在于該防護(hù)環(huán)不為該金屬層覆蓋的該區(qū)段，包含有一金屬硅化物層。
13.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路，其特征在于該電壓微分模塊的電阻值可由變動(dòng)該防護(hù)環(huán)的該區(qū)段長(zhǎng)度來(lái)調(diào)整。
14.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路，其特征在于該P(yáng)型金屬氧化物半導(dǎo)體晶體管的一基底耦接至該第一墊位。
15.根據(jù)權(quán)利要求9所述的靜電放電防護(hù)電路，其特征在于進(jìn)一步包含有至少一二極管耦接至該P(yáng)型金屬氧化物半導(dǎo)體晶體管的柵極，且與該電壓微分器串連，用以調(diào)整該柵極上的該偏壓。
全文摘要
本發(fā)明涉及一種靜電放電防護(hù)電路，所述靜電放電防護(hù)電路，包含有一N型金屬氧化物半導(dǎo)體晶體管以及一電壓微分模塊。此N型金屬氧化物半導(dǎo)體晶體管耦接于該第一墊位及接地的第二墊位之間。電壓微分模塊，耦接于該N型金屬氧化物半導(dǎo)體晶體管的柵極及該第二墊位之間，用于該靜電放電事件時(shí)，于該柵極上產(chǎn)生一偏壓，且由此產(chǎn)生一除了一基質(zhì)電流路徑外的表面電流路徑，用以導(dǎo)引該靜電放電電流。該電壓微分模塊由一防護(hù)環(huán)的一區(qū)段所形成，用以提供一預(yù)設(shè)的電阻，且此電阻決定了加于該柵極上的偏壓。
文檔編號(hào)H02H9/00GK1761057SQ20051007214
公開(kāi)日2006年4月19日 申請(qǐng)日期2005年5月25日 優(yōu)先權(quán)日2004年10月14日
發(fā)明者黃紹璋 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司