替換金屬柵極cmos器件上的穩(wěn)定的多閾值電壓器件的制作方法
【專(zhuān)利摘要】本公開(kāi)涉及替換金屬柵極CMOS器件上的穩(wěn)定的多閾值電壓器件。提供了一種用于多電壓閾值晶體管結(jié)構(gòu)的技術(shù)。在鰭上形成窄溝道和長(zhǎng)溝道。在鰭上形成外延層，并且在外延層上形成層間電介質(zhì)層。鰭上的間隔物限定窄溝道和長(zhǎng)溝道。在窄溝道和長(zhǎng)溝道中沉積高k電介質(zhì)材料。在窄溝道和長(zhǎng)溝道中的高k電介質(zhì)材料上沉積金屬層。使窄溝道中的高k電介質(zhì)材料的高度凹陷。從窄溝道和長(zhǎng)溝道去除金屬層。在窄溝道和長(zhǎng)溝道中沉積功函數(shù)金屬。沉積柵極傳導(dǎo)金屬以填充窄溝道和長(zhǎng)溝道。在結(jié)構(gòu)的頂表面上沉積帽層。
【專(zhuān)利說(shuō)明】
替換金屬柵極CMOS器件上的穩(wěn)定的多閾值電壓器件
技術(shù)領(lǐng)域
[0001] 本公開(kāi)總體上涉及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)/器件，并且更具體地涉及 在替換金屬柵極(RMG) CMOS器件上形成穩(wěn)定的多閾值電壓(Vt或Vth)器件。
【背景技術(shù)】
[0002] 多閾值CMOS(MTCMOS)為CMOS芯片技術(shù)的變型，其包括具有多個(gè)閾值電壓(Vth或 Vt)以便優(yōu)化延遲或功率的晶體管。金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0SFET)的Vt或Vth為 柵極電壓，其中反型層形成在晶體管的絕緣層(氧化物)與襯底(本體)之間的界面處。低Vth 器件切換得更快，并且因此在關(guān)鍵延遲路徑上很有用以最小化時(shí)鐘周期。懲罰為，低Vth器 件具有顯著更高的靜態(tài)泄露功率。高Vth器件用在非關(guān)鍵路徑上以減小靜態(tài)泄露功率而沒(méi) 有引起延遲懲罰。典型的高Vth器件與低Vth器件相比將靜態(tài)泄露降低10倍。
[0003] 產(chǎn)生具有多個(gè)閾值電壓的一種方法是，向晶體管的基部或者體端子施加不同的偏 置電壓(Vb)。其它方法包括調(diào)節(jié)柵極氧化物厚度、柵極氧化物電介質(zhì)常數(shù)(材料類(lèi)型）、或者 在柵極氧化物下面的溝道區(qū)域中的摻雜劑濃度。
[0004] 制造多閾值CMOS的典型的方法包括簡(jiǎn)單地添加另外的光刻和離子注入步驟。對(duì)于 給定的制造工藝，Vth通過(guò)改變?cè)跂艠O氧化物下面的溝道區(qū)域中的摻雜劑原子的濃度來(lái)調(diào) 節(jié)。通常，濃度通過(guò)離子注入方法來(lái)調(diào)節(jié)。例如，應(yīng)用光刻方法以利用光刻膠覆蓋除了P型 M0SFET之外的所有器件。然后完成離子注入，其中所選擇的摻雜劑類(lèi)型的離子在不存在光 刻膠的區(qū)域中穿透柵極氧化物。然后剝離光刻膠。再次應(yīng)用光刻方法以覆蓋除了 η型M0SFET 之外的所有器件。然后使用不同的摻雜劑類(lèi)型來(lái)完成另一注入，其中離子穿透柵極氧化物。 剝離光刻膠。在隨后的制造工藝其間的某個(gè)點(diǎn)，通過(guò)以升高的溫度進(jìn)行退火來(lái)激活注入的 離子。

【發(fā)明內(nèi)容】

[0005] 實(shí)施例包括形成多閾值電壓晶體管結(jié)構(gòu)的方法。方法包括在鰭上形成至少一個(gè)窄 溝道和至少一個(gè)長(zhǎng)溝道。鰭沉積在襯底上，并且鰭上的間隔物限定至少一個(gè)窄溝道和至少 一個(gè)長(zhǎng)溝道，并且鰭上形成有外延層。外延層上形成有層間電介質(zhì)層。方法包括:在至少一 個(gè)窄溝道和至少一個(gè)長(zhǎng)溝道中沉積高k電介質(zhì)材料，在至少一個(gè)窄溝道和至少一個(gè)長(zhǎng)溝道 中的高k電介質(zhì)材料上沉積金屬層，以及在執(zhí)行用于保護(hù)至少一個(gè)長(zhǎng)溝道的保護(hù)工藝之后， 使至少一個(gè)窄溝道中的高k電介質(zhì)材料的高度凹陷。另外，方法包括:從至少一個(gè)窄溝道和 至少一個(gè)長(zhǎng)溝道去除金屬層，在至少一個(gè)窄溝道和至少一個(gè)長(zhǎng)溝道中沉積功函數(shù)金屬，以 及沉積柵極傳導(dǎo)金屬以填充至少一個(gè)窄溝道和至少一個(gè)長(zhǎng)溝道。在間隔物、層間電介質(zhì)層、 功函數(shù)金屬和柵極傳導(dǎo)金屬的頂表面上沉積有帽層。
[0006] 實(shí)施例包括多閾值電壓晶體管結(jié)構(gòu)。結(jié)構(gòu)包括至少一個(gè)第一晶體管，至少一個(gè)第 一晶體管包含具有第一高度的高k電介質(zhì)材料，并且襯底支承至少一個(gè)第一晶體管。結(jié)構(gòu)包 括至少一個(gè)第二晶體管，至少一個(gè)第二晶體管包含具有第二高度的高k電介質(zhì)材料，并且襯 底支承至少一個(gè)第二晶體管。至少一個(gè)第一晶體管中的高k電介質(zhì)材料的第一高度小于至 少一個(gè)第二晶體管中的高k電介質(zhì)材料的第二高度。
[0007] 實(shí)施例包括配置多閾值電壓晶體管結(jié)構(gòu)的方法。方法包括提供至少一個(gè)第一晶體 管，至少一個(gè)第一晶體管包含具有第一高度的高k電介質(zhì)材料。襯底支承至少一個(gè)第一晶體 管。方法包括提供至少一個(gè)第二晶體管，至少一個(gè)第二晶體管包含具有第二高度的高k電介 質(zhì)材料。襯底支承第二晶體管，并且至少一個(gè)第一晶體管中的高k電介質(zhì)材料的第一高度小 于至少一個(gè)第二晶體管中的高k電介質(zhì)材料的第二高度。
[0008] 另外的特征和優(yōu)點(diǎn)通過(guò)本文中所描述的技術(shù)來(lái)理解。本文中詳細(xì)描述其它實(shí)施例 和方面。為了更好地理解，參考描述和附圖。
【附圖說(shuō)明】
[0009] 在說(shuō)明書(shū)的結(jié)論處在權(quán)利要求中特別指出和明確要求保護(hù)被認(rèn)為是本公開(kāi)內(nèi)容 的主題。以上以及其它的特征和優(yōu)點(diǎn)根據(jù)結(jié)合附圖給出的以下詳細(xì)描述將很清楚，在附圖 中：
[0010] 圖1A圖示根據(jù)實(shí)施例的高閾值電壓晶體管器件的截面圖；
[0011] 圖1B圖示根據(jù)實(shí)施例的低/規(guī)則閾值電壓晶體管器件的截面圖；
[0012] 圖1C圖示根據(jù)實(shí)施例的具有高閾值電壓晶體管器件以及低/規(guī)則閾值電壓晶體管 器件二者的多閾值電壓CMOS芯片的自頂向下布局；
[0013] 圖2A到21圖示根據(jù)實(shí)施例的用于在多閾值電壓CMOS芯片中構(gòu)建高閾值電壓晶體 管器件以及低/規(guī)則閾值電壓晶體管器件二者的工藝流程的截面圖，其中：
[0014] 圖2A圖示具有高k電介質(zhì)層和金屬層的窄和長(zhǎng)溝道溝槽的形成，
[0015]圖2B圖示沉積倒角保護(hù)(CP)材料以保護(hù)窄溝槽和長(zhǎng)溝槽，
[0016]圖2C圖示執(zhí)行蝕刻以使窄溝槽中的倒角保護(hù)材料凹陷同時(shí)通過(guò)光刻掩模保護(hù)長(zhǎng) 溝槽，
[0017]圖2D圖示執(zhí)行蝕刻(RIE)以使高k電介質(zhì)層凹陷，
[0018]圖2E圖示去除倒角保護(hù)層，
[0019]圖2F圖示剝離功函數(shù)金屬層的可選處理，
[0020] 圖2H圖示沉積柵極傳導(dǎo)金屬以填充溝槽，以及
[0021] 圖21圖示柵極帽電介質(zhì)沉積；
[0022] 圖3A和3B-起圖示根據(jù)實(shí)施例的形成多閾值電壓晶體管結(jié)構(gòu)的方法；
[0023] 圖4圖示根據(jù)實(shí)施例的配置多閾值電壓晶體管結(jié)構(gòu)的方法；以及
[0024] 圖5圖示具有在實(shí)施例中包括和利用的一個(gè)或多個(gè)晶體管的計(jì)算機(jī)的示例。
[0025] 在所公開(kāi)的實(shí)施例的附圖和以下詳細(xì)描述中，附圖中圖示的各種要素設(shè)置有三個(gè) 或四個(gè)數(shù)字附圖標(biāo)記。每個(gè)附圖標(biāo)記的最左側(cè)數(shù)字對(duì)應(yīng)于其要素在其中首次被圖示的附 圖。
【具體實(shí)施方式】
[0026]可以認(rèn)為完全耗盡(FD)FinFET(鰭式場(chǎng)效應(yīng)晶體管)器件中的閾值電壓(Vt)調(diào)節(jié) 是一個(gè)挑戰(zhàn)。溝道摻雜可以調(diào)節(jié)Π )器件中的Vt并且引起降低的隨機(jī)摻雜波動(dòng)(RDF)、迀移率 等。
[0027]實(shí)施例提供NFET (η型場(chǎng)效應(yīng)晶體管）（和/或PFET)中的閾值電壓(Vt)調(diào)制。閾值電 壓(Vt)調(diào)制是指在相同的芯片上設(shè)置具有不同閾值電壓(諸如高閾值電壓以及規(guī)則/低閾 值電壓）的晶體管。為了實(shí)現(xiàn)不同的閾值電壓，NFET具有凹陷的高k電介質(zhì)。通過(guò)設(shè)置具有高 k電介質(zhì)凹陷的NFET以及沒(méi)有高k電介質(zhì)凹陷的NFET，兩個(gè)NFET之間在一種情況下可以存在 80毫伏(mV)的閾值電壓差。具有高k電介質(zhì)凹陷的NFET中的閾值電壓可以比沒(méi)有高k電介質(zhì) 凹陷的NFET低80mV。在一個(gè)實(shí)施方式中，NFET中的閾值電壓可以被配置成具有40-120mV的 Vt調(diào)制范圍。
[0028]圖1A圖示根據(jù)實(shí)施例的高閾值電壓(HVt)晶體管器件40的截面圖。圖1B圖示規(guī)則/ 低閾值電壓(RVt)晶體管器件50的截面圖。HVt晶體管器件40的閾值電壓(Vt)比RVt晶體管 器件50的高。圖1C圖示根據(jù)實(shí)施例的具有HVt晶體管器件40和RVt晶體管器件50的多閾值電 壓CMOS芯片60的自頂向下布局。CMOS芯片60可以具有HVt和RVt晶體管器件40和50的各種布 置。通常，使用離子注入來(lái)制作HVt晶體管器件40。
[0029] HVt晶體管器件40和RVt晶體管器件50形成在襯底10上。襯底10可以是硅、鍺、絕緣 體上半導(dǎo)體(SOI)結(jié)構(gòu)等。鰭材料12在襯底10的頂部。鰭材料12可以是硅、鍺等。
[0030] 外延層14A和14B在鰭12的頂部。如果外延層14A為源極，則外延層14B為漏極(反之 亦然）。層14A和14B總體可以稱為層14。本領(lǐng)域技術(shù)人員理解如何在層14中形成源極和漏 極。
[0031] HVt晶體管器件40和RVt晶體管器件50也包括層間電介質(zhì)層（ILD)、側(cè)壁間隔物18、 高k電介質(zhì)材料20、功函數(shù)金屬22、金屬24和帽層26。雖然可以討論FinFET器件的示例，然而 具有凹陷的高k電介質(zhì)材料20的實(shí)施例也適用于平面器件。雖然出于清楚的目的而沒(méi)有示 出，然而如本領(lǐng)域技術(shù)人員所理解的，襯底10包括隔離氧化物。
[0032] 圖2A到21圖示根據(jù)實(shí)施例的用于在多閾值電壓CMOS芯片60中（同時(shí))構(gòu)建HVt晶體 管器件40以及RVt晶體管器件50的工藝流程的截面圖。雖然圖2A到21圖示兩個(gè)晶體管器件 40和50的制造，然而圖2A到圖21不意在限于構(gòu)建兩個(gè)晶體管器件。這一工藝可以在多閾值 電壓CMOS芯片60中（同時(shí))形成大量（10個(gè)、20個(gè)、30個(gè)、……、50個(gè)、60個(gè)、……、100個(gè)等）多 閾值電壓晶體管器件40和50。
[0033]圖2A示出襯底10，鰭12沉積在襯底10上。側(cè)壁間隔物18沉積在鰭12上并且被圖案 化。外延層14沉積在鰭12上并且被蝕刻成圖案。層間電介質(zhì)（ILD)層16被沉積和圖案化。
[0034]高k電介質(zhì)層20沉積在鰭12上并且沿著側(cè)壁間隔物18。功函數(shù)金屬層220沉積在高 k電介質(zhì)層20上并且沿著高k電介質(zhì)層20的壁。
[0035] 圖2A示出形成窄溝道205(窄溝槽)和長(zhǎng)溝道207(長(zhǎng)溝槽）。窄溝道205在X方向上可 以具有寬度wl，并且長(zhǎng)溝道207在X方向上可以具有寬度《2。長(zhǎng)溝道207的寬度W2大于窄溝道 205的寬度W1。在本示例中，窄溝道205應(yīng)當(dāng)為規(guī)則/低閾值電壓晶體管器件50,并且長(zhǎng)溝道 207應(yīng)當(dāng)為高閾值電壓晶體管器件40。
[0036]側(cè)壁間隔物18可以是絕緣材料，諸如氧化物。側(cè)壁間隔物18可以包括氮化物。鰭材 料12可以包括硅、鍺等。類(lèi)似地，外延層14(14A和14B)可以是(外延生長(zhǎng)的）硅、鍺等。功函數(shù) 金屬層220可以是犧牲層，并且犧牲層可以包括金屬和/或電介質(zhì)材料。功函數(shù)金屬層220可 以包括氮化鈦。
[0037]層間電介質(zhì)（ILD)層16可以包括電介質(zhì)材料，諸如氧化物、氮化物等。高k電介質(zhì)材 料20的示例可以包括氧化鉿、氧化鋁和氧化鎂。
[0038]圖2B示出沉積在頂表面上、在窄溝道205中以及在長(zhǎng)溝道207中用于保護(hù)窄溝槽 205和長(zhǎng)溝槽207的倒角保護(hù)(CP)材料210。在一種情況下，窄溝道205可以具有寬度Wl〈4納 米(nm)，并且長(zhǎng)溝道207可以具有寬度W2>50nm。倒角保護(hù)材料210對(duì)于溝槽深度為120nm(在 y方向上）的窄溝道205(間隙<4nm)應(yīng)當(dāng)具有良好的間隙填充能力。這一毯狀CP材料210可以 旋涂、CVD沉積或者回流。CP材料210可以包括含有有機(jī)(碳)的材料，諸如旋涂光學(xué)投影光刻 (0PL)材料或旋涂Si0 2。
[0039] 光刻掩模212沉積在CP材料210上并且通過(guò)光刻圖案化被蝕刻以保護(hù)長(zhǎng)溝道(W2> 50nm)。光刻掩模212可以是抗蝕劑材料。
[0040] 圖2C示出執(zhí)行蝕刻以使窄柵極（窄溝道205)中的倒角保護(hù)材料210凹陷而同時(shí)通 過(guò)光刻掩模212保護(hù)長(zhǎng)柵極(長(zhǎng)溝道207)。在蝕刻之后，去除光刻掩模212。窄溝道205中的CP 材料210的厚度現(xiàn)在為窄溝道205的深度的大約一半。例如，當(dāng)窄溝道205具有溝槽深度 120nm時(shí)，窄溝道205中的CP材料210的厚度/深度可以是大約60nm。
[00411圖2D示出執(zhí)行反應(yīng)離子蝕刻(RIE)以使窄溝道205(窄柵極）中的高k電介質(zhì)層20、 功函數(shù)金屬層220和CP材料210凹陷，同時(shí)保護(hù)長(zhǎng)溝道207(寬柵極）。凹陷RIE(等離子)工藝 中的氧還可以調(diào)制窄溝道205(其為在RVt晶體管器件50中的部分）中的Vt。也就是，規(guī)則/低 閾值電壓晶體管器件50的閾值電壓Vt通過(guò)RIE工藝中使用的氧被進(jìn)一步降低，從而使高k電 介質(zhì)層20凹陷。進(jìn)入高k電介質(zhì)中的氧調(diào)制NFET的電壓閾值(Vt)。
[0042]由于使高k電介質(zhì)層20凹陷的RIE工藝，高k電介質(zhì)層20在窄溝道205中具有高度 hi。然而，受保護(hù)的長(zhǎng)溝道207不受RIE處理的影響，并且高k電介質(zhì)層20具有高度h2。因此， 高度hi小于高度h2(即hl〈h2)。在一種情況下，高度hi為高度h2的大約一半。高度hi可以在 大約5_40nm的范圍內(nèi)。
[0043]另外，窄溝道205中的高k電介質(zhì)層20可以凹陷（例如蝕刻)預(yù)定義的量以去除窄溝 道205中的高k電介質(zhì)層20的高度的一部分。在一種情況下，窄溝道205中的高k電介質(zhì)層20 可以凹陷（減小）大約20nm(即高度hi小于長(zhǎng)溝道207中的高度hi大約20nm)。在另一種情況 下，窄溝道205中的高k電介質(zhì)層20可以凹陷（減小)大約40nm(使得高度hi小于長(zhǎng)溝道207中 的高度hi大約40nm)。在一種情況下，窄溝道205中的高k電介質(zhì)層20可以凹陷（減小）大約 60nm(即高度hi小于長(zhǎng)溝道207中的高度hi大約60nm)。窄溝道205中的高k電介質(zhì)層20可以 凹陷（減小)大約20_60nm。特別地，窄溝道205中的高k電介質(zhì)層20可以凹陷(減小）少于40nm 以避免有可能破壞鰭12。在另一種情況下，窄溝道205中的高k電介質(zhì)層20可以凹陷（減?。?不大于20nm以避免有可能破壞鰭12。
[0044]使得窄溝道205中的高k電介質(zhì)層20的凹陷后的（更短的）高度hi與長(zhǎng)溝道207中的 高k電介質(zhì)層20的非凹陷后的（更高的）高度h2相比更短引起規(guī)貝1J/低閾值電壓晶體管器件 50具有比高閾值電壓晶體管器件40低的閾值電壓Vt。
[0045]圖2E示出通過(guò)蝕刻（例如灰化)來(lái)剝離窄溝道205(窄柵極）和長(zhǎng)溝道207(寬柵極） 二者中的倒角保護(hù)層210。在去除倒角保護(hù)層210之后，對(duì)結(jié)構(gòu)執(zhí)行快速熱退火(RTA)。
[0046]圖2F圖示剝離功函數(shù)金屬層220的可選工藝。如果在圖2F中去除了功函數(shù)金屬層 220,則圖2G示出執(zhí)行功函數(shù)金屬(WFM)沉積以沉積功函數(shù)金屬22,并且執(zhí)行功函數(shù)金屬22 的柵極WFM圖案化以限定η型器件和/或p型器件。功函數(shù)金屬22可以包括Ti、TiAlN、TaC、 丁3^了&5丨1]?11、21、1^了311?11、]\1〇、'^或者任意合適的材料。
[0047]在另一種情況下，功函數(shù)金屬層220可以不被剝離，而是允許其保留。不剝離功函 數(shù)金屬層220在NFET中引起不同程度的Vt調(diào)制。
[0048]圖2H示出在功函數(shù)金屬層220上沉積柵極傳導(dǎo)金屬24以填充窄溝槽205和長(zhǎng)溝槽 207。執(zhí)行化學(xué)機(jī)械拋光/平面化(CMP)以平滑過(guò)量的柵極傳導(dǎo)金屬24。柵極傳導(dǎo)金屬24可以 是W、A1和/或Co。
[0049] 圖21圖示柵極帽層26的柵極帽電介質(zhì)沉積。柵極帽層24可以是電介質(zhì)，諸如SiN、 Si02等。圖21圖示多閾值電壓CMOS芯片60中高閾值電壓晶體管器件40和規(guī)則/低閾值電壓 晶體管器件50的形成。應(yīng)當(dāng)注意，這一閾值電壓(Vt)調(diào)制在大致10-60nm寬的范圍內(nèi)的柵極 寬度處是有效的。
[0050] 圖3A和3B圖示根據(jù)實(shí)施例的形成多閾值電壓晶體管結(jié)構(gòu)(諸如多閾值電壓CMOS芯 片60)的方法300?？梢詤⒖紙D1和2。
[0051 ] 在框305,在鰭12上形成至少一個(gè)窄溝道和至少一個(gè)長(zhǎng)溝道，并且如圖2A所示在襯 底上沉積鰭12。鰭12上的側(cè)壁間隔物18限定至少一個(gè)窄溝道205和至少一個(gè)長(zhǎng)溝道207,其 中外延層14形成在鰭12上，并且層間電介質(zhì)層（ILD)16形成在外延層14上。
[0052] 在框310,如圖2A所示，在至少一個(gè)窄溝道205和至少一個(gè)長(zhǎng)溝道207中沉積高k電 介質(zhì)材料20。
[0053] 在框315,如圖2A所示，在至少一個(gè)窄溝道205和至少一個(gè)長(zhǎng)溝道207中的高k電介 質(zhì)材料20上沉積金屬層220。
[0054]在框320,在執(zhí)行用以保護(hù)至少一個(gè)長(zhǎng)溝道207的保護(hù)工藝（如圖2B和2C所示）之 后，使至少一個(gè)窄溝道205中的高k電介質(zhì)材料的高度凹陷（以實(shí)現(xiàn)如圖2C所示的高度hi)。 [0055] 在框325,如圖2F所示，從至少一個(gè)窄溝道205和至少一個(gè)長(zhǎng)溝道207去除金屬層 220〇
[0056] 在框330,如圖2G所示，在至少一個(gè)窄溝道205和至少一個(gè)長(zhǎng)溝道207中沉積功函數(shù) 金屬22。
[0057] 在框335,如圖2H所示，沉積柵極傳導(dǎo)金屬24以填充至少一個(gè)窄溝道205和至少一 個(gè)長(zhǎng)溝道207。
[0058]在框340,如圖21所示，在側(cè)壁間隔物18、層間電介質(zhì)層16、功函數(shù)金屬22和柵極傳 導(dǎo)金屬24的頂表面上沉積帽層26。
[0059]使至少一個(gè)窄溝道中的高k電介質(zhì)材料的高度凹陷包括如圖2F所示去除至少一個(gè) 窄溝道205中的高k電介質(zhì)材料的頂部部分。高k電介質(zhì)材料的頂部部分沿著側(cè)壁間隔物18。
[0060] 在一種情況下，使至少一個(gè)窄溝道中的高k電介質(zhì)材料的高度凹陷包括從至少一 個(gè)窄溝道中的高k電介質(zhì)材料的高度去除小于20納米。在另一種情況下，使至少一個(gè)窄溝道 中的高k電介質(zhì)材料的高度凹陷包括從至少一個(gè)窄溝道中的高k電介質(zhì)材料的高度去除大 約20納米。
[0061] 在一種情況下，使至少一個(gè)窄溝道中的高k電介質(zhì)材料的高度凹陷包括從至少一 個(gè)窄溝道中的高k電介質(zhì)材料的高度去除大約30納米。在另一種情況下，使至少一個(gè)窄溝道 中的高k電介質(zhì)材料的高度凹陷包括從至少一個(gè)窄溝道中的高k電介質(zhì)材料的高度去除大 約20-40納米。
[0062]至少一個(gè)窄溝道中的高k電介質(zhì)材料的高度hi為至少一個(gè)長(zhǎng)溝道中的高k電介質(zhì) 材料的另一高度h2的大約一半。
[0063]執(zhí)行用以保護(hù)至少一個(gè)長(zhǎng)溝道的保護(hù)工藝（圖2B和2C中）包括:在至少一個(gè)窄溝道 和至少一個(gè)長(zhǎng)溝道中沉積第一保護(hù)材料;在至少一個(gè)長(zhǎng)溝道上方的第一保護(hù)材料之上形成 第二保護(hù)材料;去除至少一個(gè)窄溝道中的第一保護(hù)材料的一部分（同時(shí)第二保護(hù)材料保護(hù) 至少一個(gè)長(zhǎng)溝道）；以及在去除第二保護(hù)材料之后并且在使至少一個(gè)窄溝道中的高k電介質(zhì) 材料的高度凹陷之后，去除第一保護(hù)材料。
[0064]至少一個(gè)窄溝道中的高k電介質(zhì)材料的凹陷后的高度hi形成至少一個(gè)低閾值電壓 晶體管50,并且至少一個(gè)長(zhǎng)溝道中的高k電介質(zhì)材料的規(guī)則高度h2形成至少一個(gè)高閾值電 壓晶體管40。尚k電介質(zhì)材料包括氧化給。
[0065]圖4圖示根據(jù)實(shí)施例的配置多閾值電壓晶體管結(jié)構(gòu)(例如CMOS芯片60)的方法400。 [0066]在框405,提供包含具有第一高度hi的高k電介質(zhì)材料的至少一個(gè)第一晶體管50， 其中襯底10支承第一晶體管50。
[0067]在框410,提供包含具有第二高度h2的高k電介質(zhì)材料的至少一個(gè)第二晶體管40， 其中襯底10支承第二晶體管40。
[0068] 在框415,至少一個(gè)第一晶體管50中的高k電介質(zhì)材料的第一高度hi小于至少一個(gè) 第二晶體管40中的高k電介質(zhì)材料的第二高度h2。
[0069 ]圖5圖示具有可以被包括在示例性實(shí)施例中的能力的計(jì)算機(jī)500的示例。本文中所 描述的各種方法、過(guò)程、模塊、流程圖、工具、應(yīng)用、電路、元件和技術(shù)也可以包括和/或使用 計(jì)算機(jī)500的能力。另外，計(jì)算機(jī)500的能力可以用于實(shí)現(xiàn)本文中所討論的示例性實(shí)施例的 特征。計(jì)算機(jī)500的能力中的一個(gè)或多個(gè)可以用于實(shí)現(xiàn)、包括、連接到和/或支承在圖1-4中 在本文中所討論的任何要素(如本領(lǐng)域技術(shù)人員所理解的）。晶體管40、50和/或芯片60可以 在計(jì)算機(jī)500中的處理器、存儲(chǔ)器等中使用。
[0070] 通常，在硬件架構(gòu)方面，計(jì)算機(jī)500可以包括一個(gè)或多個(gè)處理器510、計(jì)算機(jī)可讀存 儲(chǔ)器520、以及經(jīng)由本地接口（未示出）在通信上耦合的一個(gè)或多個(gè)輸入和/或輸出（I/O)設(shè) 備570。本地接口可以是例如但不限于一個(gè)或多個(gè)總線或者其它有線或無(wú)線連接，如本領(lǐng)域 所已知的。本地接口可以具有用于實(shí)現(xiàn)通信的附加元件，諸如控制器、緩存器(高速緩存）、 驅(qū)動(dòng)器、重復(fù)器和接收器。另外，本地接口可以包括實(shí)現(xiàn)上述部件之間的適當(dāng)通信的地址、 控件和/或數(shù)據(jù)連接。
[0071] 處理器510為用于執(zhí)行可以存儲(chǔ)在存儲(chǔ)器520中的軟件的硬件設(shè)備。處理器510可 以是若干與計(jì)算機(jī)500相關(guān)聯(lián)的處理器之中的虛擬上任何客戶制作的或者商業(yè)可獲得的處 理器、中央處理單元(CPU)、數(shù)據(jù)信號(hào)處理器(DSP)、或者輔助處理器等，并且處理器510可以 是基于半導(dǎo)體的微處理器(微芯片的形式)或者微處理器。注意，存儲(chǔ)器520可以具有分布式 架構(gòu)，在分布式架構(gòu)中，各個(gè)部件彼此遠(yuǎn)離但是可以通過(guò)處理器510來(lái)訪問(wèn)。
[0072] 計(jì)算機(jī)可讀存儲(chǔ)器520中的軟件可以包括一個(gè)或多個(gè)單獨(dú)的程序，這些程序中的 每個(gè)可以包括用于實(shí)現(xiàn)邏輯功能的可執(zhí)行指令的有序列表。存儲(chǔ)器520中的軟件包括合適 的操作系統(tǒng)(〇/S)550以及示例性實(shí)施例的一個(gè)或多個(gè)應(yīng)用560。如所說(shuō)明的，應(yīng)用560包括 用于實(shí)現(xiàn)示例性實(shí)施例的特征、處理、方法、功能和操作的大量功能部件。計(jì)算機(jī)500的應(yīng)用 560可以表示如本文中所討論的大量應(yīng)用、代理、軟件、部件、模塊、接口、控制器等，但是應(yīng) 用560不意在限制。
[0073]操作系統(tǒng)550可以控制其它計(jì)算機(jī)程序的執(zhí)行，并且提供調(diào)度、輸入輸出控制、文 件和數(shù)據(jù)管理、存儲(chǔ)器管理、以及通信控制和相關(guān)服務(wù)。
[0074] 應(yīng)用560可以是源程序、可執(zhí)行程序(對(duì)象代碼）、腳本、或者包括要執(zhí)行的指令集 的任何其它實(shí)體。如果是源程序，則程序通常經(jīng)由可以或者可以沒(méi)有被包括在存儲(chǔ)器520內(nèi) 的編譯器、匯編器、解釋器等被翻譯，以結(jié)合0/S 550適當(dāng)?shù)夭僮鳌Ａ硗?，?yīng)用560可以編寫(xiě)為 (a)面向?qū)ο蟮木幊陶Z(yǔ)言，其具有數(shù)據(jù)類(lèi)和方法，或者(b)過(guò)程編程語(yǔ)言，其具有例程、子例 程和/或函數(shù)。
[0075] I/O設(shè)備570可以包括輸入設(shè)備(或外圍設(shè)備），諸如例如但不限于鼠標(biāo)、鍵盤(pán)、掃描 儀、麥克風(fēng)、相機(jī)等。另外，I/O設(shè)備570還可以包括輸出設(shè)備(或外圍設(shè)備），例如但不限于打 印機(jī)、顯示器等。最后，I/O設(shè)備570還可以包括通信輸入和輸出二者的設(shè)備，比如但不限于 NIC或調(diào)制器/解調(diào)器（用于訪問(wèn)遠(yuǎn)程設(shè)備、其它文件、設(shè)備、系統(tǒng)或網(wǎng)絡(luò)）、射頻(RF)或其它 收發(fā)器、電話接口、橋接器、路由器等。I/O設(shè)備570還包括用于通過(guò)各種網(wǎng)絡(luò)(諸如因特網(wǎng)或 以太網(wǎng)）來(lái)通信的部件。I/O設(shè)備570可以使用藍(lán)牙連接和線纜（經(jīng)由例如通用串行總線 (usb)端口、串行端口、并行端口、火線、hdmi(高分辨率多媒體接口）、pcie、丨nfiniBand? 或?qū)Ｓ媒涌诘?連接到處理器510或者與處理器510通信。
[0076] 當(dāng)計(jì)算機(jī)500操作時(shí)，處理器510被配置成執(zhí)行存儲(chǔ)器520中存儲(chǔ)的軟件，以向或從 存儲(chǔ)器520通信數(shù)據(jù)，并且通常依據(jù)軟件控制計(jì)算機(jī)500的操作。由處理器510整個(gè)或部分讀 取應(yīng)用560和0/S 550,其有可能在處理器510內(nèi)被緩存并且然后被執(zhí)行。
[0077] 在用軟件實(shí)現(xiàn)應(yīng)用560時(shí)，應(yīng)當(dāng)注意，應(yīng)用560可以存儲(chǔ)在任何虛擬計(jì)算機(jī)可讀存 儲(chǔ)介質(zhì)上，以用于由或者結(jié)合任何計(jì)算機(jī)相關(guān)的系統(tǒng)或方法來(lái)使用。
[0078] 應(yīng)用560可以用任何計(jì)算機(jī)可讀介質(zhì)來(lái)實(shí)施用于由或者結(jié)合指令執(zhí)行系統(tǒng)、裝置、 服務(wù)器或設(shè)備(諸如基于計(jì)算機(jī)的系統(tǒng)、包含處理器的系統(tǒng)、或者可以從指令執(zhí)行系統(tǒng)、裝 置或設(shè)備取回指令并且執(zhí)行指令的其它系統(tǒng))來(lái)使用。
[0079]在其中應(yīng)用560用硬件來(lái)實(shí)現(xiàn)的示例性實(shí)施例中，應(yīng)用560可以用以下技術(shù)中的任 何一個(gè)或組合來(lái)實(shí)現(xiàn)，這些技術(shù)每個(gè)在本領(lǐng)域眾所周知:具有用于在數(shù)據(jù)信號(hào)上實(shí)現(xiàn)邏輯 功能的邏輯門(mén)的分立邏輯電路、具有適當(dāng)?shù)慕M合邏輯門(mén)的專(zhuān)用集成電路(ASIC)、可編程門(mén) 陣列(PGA)、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)等。
[0080] 在一些實(shí)施例中，各種功能或動(dòng)作可以在給定位置和/或結(jié)合一個(gè)或多個(gè)裝置或 系統(tǒng)的操作來(lái)進(jìn)行。在一些實(shí)施例中，給定功能或動(dòng)作的一部分可以在第一設(shè)備或位置執(zhí) 行，并且該功能或動(dòng)作的其余部分可以在一個(gè)或多個(gè)另外的設(shè)備或位置處執(zhí)行。
[0081] 本文中所使用的技術(shù)僅出于描述特定實(shí)施例的目的，而非意在限制。如本文中所 使用的，單數(shù)形式的"一"、"一個(gè)"和"該"意在也包括復(fù)數(shù)形式，除非上下文另外明確指出。 還應(yīng)當(dāng)理解，術(shù)語(yǔ)"包括"和/或"包含"當(dāng)在本說(shuō)明書(shū)中使用時(shí)規(guī)定所指出的特征、整體、步 驟、操作、元素和/或成分的存在，但是不排除一個(gè)或多個(gè)其它特征、整體、步驟、操作、元素 成分、和/或其組的存在或添加。
[0082] 以下在權(quán)利要求中的所有裝置或步驟加功能元件的對(duì)應(yīng)結(jié)構(gòu)、材料、動(dòng)作和等同 方案意圖包括用于結(jié)合具體要求保護(hù)的其它要求保護(hù)的元件執(zhí)行功能的任何結(jié)構(gòu)、材料或 動(dòng)作。已經(jīng)出于說(shuō)明和描述的目的呈現(xiàn)了本公開(kāi)，但是其并非意在排它或者限于所公開(kāi)的 形式。本領(lǐng)域普通技術(shù)人員會(huì)想到很多修改和變型而沒(méi)有偏離本公開(kāi)的范圍和精神。選擇 和描述實(shí)施例以便最佳地解釋本公開(kāi)的原理和實(shí)際應(yīng)用，并且使得本領(lǐng)域其它技術(shù)人員能 夠理解所預(yù)期的適合特定使用的本公開(kāi)的各種實(shí)施例的各種修改。
[0083] 本文中所描繪的圖是示意性的。本文中所描述的圖或步驟(或操作)可以有很多變 型而沒(méi)有偏離本公開(kāi)的精神。比如，可以按照不同的順序來(lái)執(zhí)行動(dòng)作，或者可以添加、刪除 或修改動(dòng)作。另外，術(shù)語(yǔ)"親合"描述在兩個(gè)元件之間具有信號(hào)路徑，而非暗示元件之間在沒(méi) 有中間元件/連接的情況下的直接連接。認(rèn)為所有這些變型都是本公開(kāi)的部分。
[0084] 應(yīng)當(dāng)理解，本領(lǐng)域技術(shù)人員當(dāng)前以及未來(lái)可以做出落入下面的權(quán)利要求的范圍內(nèi) 的各種改進(jìn)和增強(qiáng)。
【主權(quán)項(xiàng)】
1. 一種形成多閾值電壓晶體管結(jié)構(gòu)的方法，所述方法包括： 在鰭上形成至少一個(gè)窄溝道和至少一個(gè)長(zhǎng)溝道，所述鰭沉積在襯底上，其中所述鰭上 的間隔物限定所述至少一個(gè)窄溝道和所述至少一個(gè)長(zhǎng)溝道，其中所述鰭上形成有外延層， 并且其中所述外延層上形成有層間電介質(zhì)層； 在所述至少一個(gè)窄溝道和所述至少一個(gè)長(zhǎng)溝道中沉積高k電介質(zhì)材料； 在所述至少一個(gè)窄溝道和所述至少一個(gè)長(zhǎng)溝道中的所述高k電介質(zhì)材料上沉積金屬 層； 在執(zhí)行用以保護(hù)所述至少一個(gè)長(zhǎng)溝道的保護(hù)工藝之后，使所述至少一個(gè)窄溝道中的所 述高k電介質(zhì)材料的高度凹陷； 從所述至少一個(gè)窄溝道和所述至少一個(gè)長(zhǎng)溝道去除所述金屬層； 在所述至少一個(gè)窄溝道和所述至少一個(gè)長(zhǎng)溝道中沉積功函數(shù)金屬； 沉積柵極傳導(dǎo)金屬以填充所述至少一個(gè)窄溝道和所述至少一個(gè)長(zhǎng)溝道；以及 在所述間隔物、所述層間電介質(zhì)層、所述功函數(shù)金屬和所述柵極傳導(dǎo)金屬的頂表面上 沉積帽層。2. 根據(jù)權(quán)利要求1所述的方法，其中使所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的 所述高度凹陷包括去除所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的頂部部分。3. 根據(jù)權(quán)利要求1所述的方法，其中使所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的 所述高度凹陷包括從所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的所述高度去除小于20 納米。4. 根據(jù)權(quán)利要求1所述的方法，其中使所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的 所述高度凹陷包括從所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的所述高度去除大約20 納米。5. 根據(jù)權(quán)利要求1所述的方法，其中使所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的 所述高度凹陷包括從所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的所述高度去除大約30 納米。6. 根據(jù)權(quán)利要求1所述的方法，其中使所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的 高度凹陷包括從所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的所述高度去除大約20-40 納米。7. 根據(jù)權(quán)利要求1所述的方法，其中所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的所 述高度為所述至少一個(gè)長(zhǎng)溝道中的所述高k電介質(zhì)材料的另一高度的大約一半。8. 根據(jù)權(quán)利要求1所述的方法，其中執(zhí)行用以保護(hù)所述至少一個(gè)長(zhǎng)溝道的所述保護(hù)工 藝包括： 在所述至少一個(gè)窄溝道和所述至少一個(gè)長(zhǎng)溝道中沉積第一保護(hù)材料； 在所述至少一個(gè)長(zhǎng)溝道上方的所述第一保護(hù)材料之上形成第二保護(hù)材料； 去除所述至少一個(gè)窄溝道中的所述第一保護(hù)材料的一部分，而所述第二保護(hù)材料保護(hù) 所述至少一個(gè)長(zhǎng)溝道； 在去除所述第二保護(hù)材料之后并且在使所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料 的所述高度凹陷之后，去除所述第一保護(hù)材料。9. 根據(jù)權(quán)利要求1所述的方法，其中所述高k電介質(zhì)材料包括氧化鉿。10. 根據(jù)權(quán)利要求1所述的方法，其中所述至少一個(gè)窄溝道中的所述高k電介質(zhì)材料的 凹陷后的高度形成至少一個(gè)低閾值電壓晶體管；以及 其中所述至少一個(gè)長(zhǎng)溝道中的所述高k電介質(zhì)材料的規(guī)則高度形成至少一個(gè)高閾值電 壓晶體管。11. 一種多閾值電壓晶體管結(jié)構(gòu)，所述結(jié)構(gòu)包括： 包含具有第一高度的高k電介質(zhì)材料的至少一個(gè)第一晶體管，襯底支承所述至少一個(gè) 第一晶體管；以及 包含具有第二高度的高k電介質(zhì)材料的至少一個(gè)第二晶體管，所述襯底支承所述至少 一個(gè)第二晶體管，其中所述至少一個(gè)第一晶體管中的所述高k電介質(zhì)材料的所述第一高度 小于所述至少一個(gè)第二晶體管中的所述高k電介質(zhì)材料的所述第二高度。12. 根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中所述第一高度比所述第二高度短大約20納米或 更少。13. 根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中所述第一高度比所述第二高度短大約20納米。14. 根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中所述第一高度比所述第二高度短大約30納米。15. 根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中所述第一高度比所述第二高度短大約20-40納 米。16. 根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中所述第一高度為所述第二高度的大約一半。17. 根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中所述高k電介質(zhì)材料包括氧化鉿。18. -種配置多閾值電壓晶體管結(jié)構(gòu)的方法，所述方法包括： 提供包含具有第一高度的高k電介質(zhì)材料的至少一個(gè)第一晶體管，襯底支承所述至少 一個(gè)第一晶體管；以及 提供包含具有第二高度的高k電介質(zhì)材料的至少一個(gè)第二晶體管，所述襯底支承所述 至少一個(gè)第二晶體管，其中所述至少一個(gè)第一晶體管中的所述高k電介質(zhì)材料的所述第一 高度小于所述至少一個(gè)第二晶體管中的所述高k電介質(zhì)材料的所述第二高度。19. 根據(jù)權(quán)利要求18所述的結(jié)構(gòu)，其中所述第一高度比所述第二高度短大約20納米或 更少。20. 根據(jù)權(quán)利要求18所述的結(jié)構(gòu)，其中所述第一高度比所述第二高度短大約20納米。
【文檔編號(hào)】H01L27/118GK106024884SQ201610162011
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年3月21日
【發(fā)明人】范淑貞, S·K·卡納卡薩巴帕西, 玉仁祚, 山下典洪
【申請(qǐng)人】國(guó)際商業(yè)機(jī)器公司