包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法
【專利摘要】本發(fā)明提供一種包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，根據(jù)本發(fā)明的一方面，所述方法包括N-EPI層形成步驟、JFET層形成步驟、下部柵極絕緣膜形成步驟、柵極電極用多晶硅柵極形成步驟、體區(qū)域形成步驟、源極區(qū)域形成步驟、上部絕緣層形成步驟及金屬總線形成步驟，其中：所述柵極電極用多晶硅柵極形成步驟將由所述多晶硅形成的多晶硅柵極電阻值設(shè)定為具有特定的開(kāi)啟/關(guān)閉開(kāi)關(guān)速度特性并進(jìn)行制造。
【專利說(shuō)明】
包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及一種關(guān)于包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方 法(method for manufacture power semiconductor device having process of controlling switching characteristic)〇
【背景技術(shù)】
[0002] 一般來(lái)說(shuō)，功率M0SFET (金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管）具有優(yōu)秀的開(kāi)關(guān)能力 和較大的輸入阻抗，因而具有可簡(jiǎn)化驅(qū)動(dòng)電路的優(yōu)點(diǎn)。
[0003] 這種如功率用場(chǎng)效應(yīng)晶體管M0SFET的功率用半導(dǎo)體裝置，其在漂移（drift)區(qū)域 的上部表面和下部表面分別包括有源極（source)區(qū)域和漏極區(qū)域。此外，功率用半導(dǎo)體裝 置采用在與源極（source)區(qū)域鄰近的漂移區(qū)域的上部表面上具有柵極絕緣膜和在上述柵 極絕緣膜上形成的柵極電極的結(jié)構(gòu)。
[0004] 在功率用半導(dǎo)體裝置的開(kāi)啟（turn-on)狀態(tài)下，漂移區(qū)域?qū)τ趶穆O區(qū)域流向源 極（source)區(qū)域的漂移電流提供導(dǎo)電路徑，在關(guān)閉（turn-off)狀態(tài)下，基于接入的反向偏 壓而提供朝垂直方向擴(kuò)張的耗盡區(qū)域（depletion region)。通過(guò)上述漂移區(qū)域提供的耗盡 區(qū)域的特性，將決定這些高電壓半導(dǎo)體裝置的擊穿電壓。
[0005] 功率M0SFET的柵極通常在半導(dǎo)體基板上包括有柵極絕緣體，在其上形成有接入 電壓的多晶硅柵極電極，以反轉(zhuǎn)電極下方的基板表面，從而形成電子或空穴從晶體管的源 極流動(dòng)到漏極的溝道。并且，柵極結(jié)構(gòu)物包括有與柵極電極進(jìn)行電接觸的柵極導(dǎo)體，由此， 柵極信號(hào)傳遞到柵極電極。
[0006] 功率半導(dǎo)體裝置主要作為開(kāi)關(guān)用元件，根據(jù)開(kāi)關(guān)用途，轉(zhuǎn)換時(shí)需要具有時(shí)間特性 更慢或更快的特性。
[0007] 如此的功率半導(dǎo)體裝置的【背景技術(shù)】公開(kāi)于韓國(guó)公開(kāi)專利公報(bào)第10-0418517號(hào)。
[0008] 在先技術(shù)文獻(xiàn)
[0009] 專利文獻(xiàn)
[0010] (專利文獻(xiàn)1)韓國(guó)授權(quán)專利第10-0418517號(hào)（功率用金屬氧化物半導(dǎo)體晶體管）

【發(fā)明內(nèi)容】

[0011] 本發(fā)明的目的在于提供一種功率半導(dǎo)體裝置的制造方法，其通過(guò)簡(jiǎn)單的柵極形成 工藝，以在保持耐壓及導(dǎo)通電阻（on resistance)等電氣特性條件的同時(shí)，能夠選擇性地以 適配型采用開(kāi)關(guān)速度特性。
[0012] 本發(fā)明的目的并不限定于以上提及的目的，通過(guò)以下的記載可明確理解未被提及 的其他目的。
[0013] 根據(jù)本發(fā)明的一方面，提供一種包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造 方法，所述方法包括NEPI層形成步驟、JFET層形成步驟、下部柵極絕緣膜形成步驟、柵極電 極用多晶硅柵極形成步驟、體區(qū)域形成步驟、源極區(qū)域形成步驟、上部絕緣層形成步驟及金 屬總線形成步驟，其中：所述柵極電極用多晶硅柵極形成步驟將由所述多晶硅形成的多晶 硅柵極電阻值設(shè)定為具有特定的開(kāi)啟/關(guān)閉開(kāi)關(guān)速度特性。
[0014] 并且，所述柵極電極用多晶硅形成步驟的所述柵極電阻值從儲(chǔ)存有與所述特定的 開(kāi)啟/關(guān)閉開(kāi)關(guān)速度特性匹配的柵極電阻值的數(shù)據(jù)庫(kù)中提取并進(jìn)行設(shè)定。
[0015] 并且，所述柵極電極用多晶硅形成步驟包括：在形成所述下部柵極絕緣膜層后， 在上部整體上形成多晶硅層的步驟；從所述多晶硅層上部注入一定濃度的雜質(zhì)的步驟；以 及，利用掩模圖案對(duì)所述注入有雜質(zhì)的多晶硅層進(jìn)行蝕刻，以形成具有分離的間隔的多晶 娃柵極的步驟；其中，所述一定濃度的雜質(zhì)從儲(chǔ)存有與所述特定的開(kāi)啟/關(guān)閉開(kāi)關(guān)速度特 性匹配的雜質(zhì)的濃度值的數(shù)據(jù)庫(kù)中提取而設(shè)定。
[0016] 并且，所述雜質(zhì)為N型雜質(zhì)，所述雜質(zhì)的濃度在Dose = 5. 0E14~5. 0E16范圍中 進(jìn)行設(shè)定。
[0017] 并且，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述多晶娃柵極電阻 值以1.4~7.5 Ω范圍形成。
[0018] 并且，通過(guò)以Dose = 5. 0E15的濃度注入所述雜質(zhì)，所述功率半導(dǎo)體裝置具有開(kāi)啟 延遲時(shí)間為69. 4±5% ns、關(guān)閉延遲時(shí)間為530. 6±5% ns的特性。
[0019] 并且，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置 的開(kāi)啟延遲時(shí)間在48. 4~75. 2±5% ns范圍中選擇性地得到控制。
[0020] 并且，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置 的開(kāi)啟上升時(shí)間在18. 92~31. 86±5% ns范圍中選擇性地得到控制。
[0021] 并且，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置 的關(guān)閉延遲時(shí)間在357. 4~728. 0±5% ns范圍中選擇性地得到控制。
[0022] 并且，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置 的關(guān)閉下降時(shí)間在68. 0~102. 2±5% ns范圍中選擇性地得到控制。
[0023] 并且，所述多晶硅柵極電阻值通過(guò)改變所述多晶硅柵極的面積來(lái)進(jìn)行設(shè)定。
[0024] 根據(jù)本發(fā)明的一實(shí)施例，在不改變整個(gè)硬件結(jié)構(gòu)的情況下，使柵極電阻在一定范 圍內(nèi)發(fā)生變化，從而能夠以適配型制造功率半導(dǎo)體裝置的開(kāi)關(guān)速度特性。
[0025] 根據(jù)本發(fā)明的一實(shí)施例，在功率半導(dǎo)體的制造工藝中，在多晶硅柵極形成步驟中 包括有雜質(zhì)注入步驟，并通過(guò)增減上述雜質(zhì)注入量，保持對(duì)于耐壓及導(dǎo)通電阻的一般電氣 特性條件的同時(shí)，能夠選擇性地控制速度特性。
[0026] 根據(jù)本發(fā)明的一實(shí)施例，通過(guò)簡(jiǎn)單的制造工藝即能夠經(jīng)濟(jì)地選擇性控制功率半導(dǎo) 體裝置的開(kāi)關(guān)速度特性。
[0027] 根據(jù)本發(fā)明的一實(shí)施例，將更加細(xì)分化所注入的雜質(zhì)注入量的開(kāi)關(guān)特性數(shù)據(jù)儲(chǔ)存 為數(shù)據(jù)庫(kù)，并根據(jù)各需求者所需的開(kāi)關(guān)速度特性而控制柵極電極用多晶硅的雜質(zhì)注入量， 從而能夠制造出對(duì)于開(kāi)關(guān)速度特性的適配型Power M0SFET。
【附圖說(shuō)明】
[0028] 圖1為一般的平面型（planer type)功率半導(dǎo)體裝置結(jié)構(gòu)的一例的示意圖。
[0029] 圖2為為了形成JFET層而注入N-型半導(dǎo)體雜質(zhì)51的工藝示意圖。
[0030] 圖3為在形成有JFET層的上部整體上形成下部柵極絕緣膜層的步驟示意圖。
[0031] 圖4為在下部柵極絕緣膜層上面形成用于形成柵極的多晶硅層103的工藝示意 圖。
[0032] 圖5為從多晶娃層的上部朝向全面注入雜質(zhì)的步驟不意圖。
[0033] 圖6為通過(guò)對(duì)注入有雜質(zhì)的多晶硅層進(jìn)行蝕刻，以形成具有分離的間隔的多晶硅 柵極的工藝示意圖。
[0034] 圖7為形成P區(qū)域的工藝的示意圖。
[0035] 圖8為形成源極（source)區(qū)域的工藝示意圖。
[0036] 圖9為形成上部絕緣膜的工藝示意圖。
[0037] 圖10為形成第二上部絕緣層的工藝示意圖。
[0038] 圖11為接觸蝕刻（Contact Etching)工藝示意圖。
[0039] 圖12為形成金屬電極總線的步驟示意圖。
[0040] 圖13至圖18為用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而 制造的500V型Power M0SFET的一般的DC特性值的變化示意圖。
[0041] 圖19為用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而制造的 Power M0SFET的柵極電阻值示意圖。
[0042] 圖20至圖34為用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度向柵極電極 用多晶娃注入雜質(zhì)而制造的Power M0SFET的開(kāi)關(guān)特性示意圖。
[0043] 附圖標(biāo)記
[0044] 17 :N EPI層 99 :場(chǎng)氧化薄膜層
[0045] 102:下部柵極絕緣膜層 103:多晶硅層
[0046] 13U132:柵極電極 111、112:P區(qū)域圖案
[0047] 115 :P+歐姆接觸區(qū)域 14U142 :N+源極區(qū)域
[0048] 151 :第一上部絕緣膜 161 :第二上部絕緣層
[0049] 172:柵極金屬電極總線 191:源極金屬電極總線
【具體實(shí)施方式】
[0050] 本發(fā)明可實(shí)施多種變更并可具有多種實(shí)施例，將特定實(shí)施例示出于附圖，并對(duì)其 進(jìn)行詳細(xì)的說(shuō)明。
[0051] 但是，這并非意在將本發(fā)明限定于特定的實(shí)施形態(tài)，而是應(yīng)當(dāng)被理解為是包括本 發(fā)明的技術(shù)思想及技術(shù)范圍內(nèi)包含的所有變更、均等物乃至替代物。
[0052] 在對(duì)本發(fā)明進(jìn)行說(shuō)明時(shí)，如果判斷為對(duì)于相關(guān)的公知技術(shù)的具體說(shuō)明會(huì)不必要地 混淆本發(fā)明的技術(shù)思想，則將省去對(duì)其詳細(xì)的說(shuō)明。
[0053] 此外，附圖中為了明確地說(shuō)明本發(fā)明而省去與說(shuō)明無(wú)關(guān)的部分，在整個(gè)說(shuō)明書(shū)中， 對(duì)于類似的部分將賦予類似的附圖標(biāo)記。
[0054] 圖1為一般的平面型功率半導(dǎo)體裝置結(jié)構(gòu)的一例的示意圖。
[0055] 參照?qǐng)D1，一般的Power M0SFET在金屬電極層213下方形成有多晶硅的柵極電極 201，在其下方形成有柵極絕緣膜216。
[0056] 在柵極絕緣膜216的下方的兩側(cè)分別形成有N+型源極歐姆接觸區(qū)域214。
[0057] 在源極電極下方形成有上述N+型源極歐姆接觸區(qū)域214的一部分和圍繞上述 N+型源極歐姆接觸區(qū)域214的外部并較高地?fù)诫s有P型雜質(zhì)的P+型歐姆接觸（Ohmic Contact)區(qū)域 215。
[0058] -般來(lái)說(shuō)，功率半導(dǎo)體裝置要求具有較快的開(kāi)關(guān)特性。
[0059] 但是，根據(jù)所使用的電子裝置的噪聲特性及響應(yīng)速度特性，按照開(kāi)關(guān)用途而要求 具有時(shí)間特性更慢或更快的特性。
[0060] 并且，為了執(zhí)行穩(wěn)定的開(kāi)關(guān)功能，即使開(kāi)關(guān)速度特性被改變，開(kāi)關(guān)元件所需的BV 電壓及開(kāi)啟/關(guān)閉時(shí)的電阻等電氣特性不應(yīng)發(fā)生變化。
[0061] 在這樣的開(kāi)關(guān)時(shí)間特性中，源極電阻和柵極電阻作為變量起到作用，當(dāng)源極電阻 變化時(shí)，BV電壓及開(kāi)啟時(shí)的電阻也將一同發(fā)生變化，因此，為了適配開(kāi)關(guān)時(shí)間特性，需要整 體上新設(shè)計(jì)出功率半導(dǎo)體裝置（power semiconductor device)。
[0062] 另外，根據(jù)本發(fā)明的一實(shí)施例的多種實(shí)驗(yàn)結(jié)果，研究有在不改變整個(gè)硬件結(jié)構(gòu)的 情況下，僅使柵極電阻在一定范圍內(nèi)發(fā)生變化，從而在不改變開(kāi)關(guān)條件所需的電氣特性的 同時(shí)，能夠控制與使用者的需求對(duì)應(yīng)的開(kāi)關(guān)速度特性的方法。
[0063] 在功率半導(dǎo)體中，開(kāi)關(guān)控制信號(hào)輸入給柵極，此時(shí)，柵極電阻Rg包括有用以延遲 信號(hào)的作用。
[0064] 即，當(dāng)在功率半導(dǎo)體中改變柵極電阻Rg時(shí)，開(kāi)關(guān)響應(yīng)速度特性將被改變。
[0065] 作為不改變整個(gè)硬件結(jié)構(gòu)的同時(shí)，使柵極電阻在一定范圍內(nèi)發(fā)生變化的第一實(shí)施 例，可以采用調(diào)節(jié)柵極總線的寬度的方法。
[0066] 即，通過(guò)調(diào)節(jié)多晶硅柵極總線的寬度，將能夠改變柵極電阻。
[0067] 當(dāng)使多晶硅柵極的總線寬度W更寬或更窄時(shí)，將能夠控制柵極電阻，并根據(jù)此控 制開(kāi)關(guān)速度。
[0068] 開(kāi)關(guān)速度特性是柵極電阻越小其速度特性越快，而柵極電阻越大其速度特性越 慢。
[0069] 但是，為了改變上述多晶硅柵極的總線寬度W，需要每次根據(jù)柵極總線的寬度制作 各個(gè)產(chǎn)品的整個(gè)掩模組，以與柵極總線寬度相適配，并且對(duì)其進(jìn)行保管管理，因此，將可能 會(huì)增加與之相應(yīng)的工藝費(fèi)用。
[0070] 在本發(fā)明的另一實(shí)施例中，為了在不改變整個(gè)硬件結(jié)構(gòu)的同時(shí)，使柵極電阻在一 定范圍內(nèi)發(fā)生變化，采用了在多晶娃柵極（poly gate)滲透一定量的雜質(zhì)的第二實(shí)施例的 方案。
[0071] 在本發(fā)明另一實(shí)施例的在多晶硅柵極中滲透一定量的雜質(zhì)的方案中，在功率半導(dǎo) 體的制造工藝中的柵極形成步驟，追加地包括：在多晶硅層注入雜質(zhì)的步驟，并采用了通過(guò) 增減上述多晶硅層中注入的雜質(zhì)注入量，以選擇性地改變速度特性的工藝。
[0072] 在多晶硅層中滲透一定量的雜質(zhì)的第二實(shí)施例，其與改變多晶硅柵極的總線寬度 W的工藝相比，能夠節(jié)約制造費(fèi)用及時(shí)間。
[0073] 根據(jù)本發(fā)明的一實(shí)施例的實(shí)驗(yàn)結(jié)果，柵極電阻的變化僅對(duì)于導(dǎo)通或斷開(kāi)時(shí)的速度 特性對(duì)電路起到作用，而在斷開(kāi)后或?qū)〞r(shí)，對(duì)于功率半導(dǎo)體裝置的電氣特性將不構(gòu)成另 外的影響。
[0074] 根據(jù)本發(fā)明的一實(shí)施例的實(shí)驗(yàn)得出，在500V用功率半導(dǎo)體裝置中，在柵極電極 在1.4~7.2 Ω范圍內(nèi)變化的過(guò)程中，電氣特性的要求條件[BVDSS(漏極-源極擊穿電 壓（Drain-Source Breakdown Voltage) 500V 以上），RDS (on)(靜態(tài)漏極-源極導(dǎo)通電阻 (Static Drain-Source 0n_Resistance)2.3Q 以下），Vth(概極閾值電壓（Gate Threshold Voltage) 2 ~4V)，VSD (漏極-源極二極管正向電壓（Drain-Source Diode Forward Voltage) 1. 4V 以下），Igss (概極體漏電流（Gate-Body Leakage Current) 100n 以下）]均 保持了滿意的范圍。
[0075] 圖2至圖12為本發(fā)明的一實(shí)施例的包括有用以控制開(kāi)關(guān)特性的工藝的Power M0SFET的制造工藝的例。
[0076] 根據(jù)本發(fā)明的一實(shí)施例的Power M0SFET制造方法，首先在漏極基板的形成有N外 延層（N Epitaxial layer ;NEPI) 17的上方整體上形成場(chǎng)氧化（Field Oxide)薄膜層99。
[0077] 接著，執(zhí)行對(duì)整體上形成的場(chǎng)氧化薄膜層99進(jìn)行蝕刻，在被蝕刻的之間注入N型 半導(dǎo)體雜質(zhì)51，以形成環(huán)部和結(jié)型場(chǎng)效應(yīng)晶體管（Junction Field-effect Transistor， JFET)層101的步驟。
[0078] 圖2是為了形成JFET層而注入N型半導(dǎo)體雜質(zhì)51的工藝示意圖。
[0079] 在形成JFET層101的步驟中，以蝕刻在準(zhǔn)備的N EPI層17表面上的場(chǎng)氧化薄膜 層99作為掩模，通過(guò)在整體面上以低濃度注入N型半導(dǎo)體雜質(zhì)51來(lái)形成JFET層101。
[0080] 接著，執(zhí)行將主要單元（Main Cell)區(qū)域的下部柵極絕緣膜層102形成于JFET層 101上面的步驟。
[0081] 圖3為在形成有JFET層101的上部整體上形成下部柵極絕緣膜層102的步驟示 意圖。
[0082] 下部柵極絕緣膜層102可利用擴(kuò)散（Diffusion)工藝制作氧化膜G0X，或是可通過(guò) CVD方法進(jìn)行氧化膜沉積（Deposition)而形成。
[0083] 根據(jù)本發(fā)明的一實(shí)施例，可根據(jù)工藝特性而使用SiON、Η??等來(lái)制造下部柵極絕 緣膜層102。
[0084] 接著，執(zhí)行形成柵極電極的步驟。
[0085] 在形成柵極電機(jī)的步驟中，通過(guò)在下部柵極絕緣膜層102上蒸鍍（deposition)用 以形成柵極電極的多晶硅來(lái)形成多晶硅層103。
[0086] 圖4為在下部柵極絕緣膜層102上面形成用以形成柵極電極的多晶硅層103的工 藝示意圖。
[0087] 接著，根據(jù)本發(fā)明的一實(shí)施例而執(zhí)行將N型雜質(zhì)61注入于上述多晶硅層103表面 的工藝。
[0088] 根據(jù)本發(fā)明的一實(shí)施例，采用P0C13或N型離子注入機(jī)（ion implanter)方法將 上述雜質(zhì)注入于上述多晶硅層103表面。
[0089] 圖5為從多晶硅層103的上部在全部面上注入雜質(zhì)61的步驟。
[0090] 根據(jù)本發(fā)明的一實(shí)施例，在注入雜質(zhì)61的步驟中，N型雜質(zhì)的濃度根據(jù)在0、Dose =5. 0E14~Dose = 5. 0E16范圍中要求的開(kāi)關(guān)速度特性，而選擇性地控制其濃度而注入。
[0091] 根據(jù)本發(fā)明的一實(shí)施例的實(shí)驗(yàn)例，在500V級(jí)功率半導(dǎo)體的情況下，當(dāng)以Dose = 5. 0E18以上的濃度注入雜質(zhì)時(shí)，雖然電阻會(huì)更加變小，但是與Dose = 5. 0E16以下范圍相 比，開(kāi)關(guān)速度特性的變化甚微，從而相比于工藝投入費(fèi)用，將不具有有效的開(kāi)關(guān)速度的控制 效果。
[0092] 接著，執(zhí)行利用掩模圖案對(duì)注入有上述雜質(zhì)的多晶硅層103進(jìn)行蝕刻，以形成具 有分離的間隔的多晶硅柵極131、132的工藝。
[0093] 圖6為通過(guò)對(duì)注入有雜質(zhì)的多晶硅層103進(jìn)行蝕刻，以形成具有分離的間隔的多 晶硅柵極131、132的工藝示意圖。
[0094] 圖7為本發(fā)明的一實(shí)施例的功率半導(dǎo)體裝置制造工藝中的形成P區(qū)域的工藝示 意圖。
[0095] 參照?qǐng)D7,執(zhí)行以柵極電極形成步驟中形成的多晶硅柵極圖案作為掩模，并通過(guò)注 入P型雜質(zhì)以形成P區(qū)域111、112的步驟。
[0096] 由此形成的P區(qū)域111、112將使用作為P體（P body)區(qū)域。
[0097] 在本發(fā)明的另一實(shí)施例中，在形成P區(qū)域11U112的工藝之后，還可在上述P區(qū) 域的上部中央通過(guò)注入P +雜質(zhì)，以形成P +歐姆接觸區(qū)域115。
[0098] 接著，執(zhí)行形成源極（source)區(qū)域的工藝。
[0099] 圖8為本發(fā)明的一實(shí)施例的功率半導(dǎo)體裝置制造工藝中的形成源極區(qū)域的工藝 示意圖。
[0100] 參照?qǐng)D8,對(duì)在P區(qū)域上側(cè)的與柵極電極131、132的下部柵極絕緣膜102接觸 的部分上，為了用以形成N +源極區(qū)域141、142的空間而涂覆的光刻膠進(jìn)行光掩蔽（Photo Masking)。之后，通過(guò)執(zhí)行從上部側(cè)注入N +雜質(zhì)的步驟，以形成源極區(qū)域141、142。
[0101] 接著，形成第一上部絕緣膜151而包覆上述柵極電極131、132的上側(cè)。
[0102] 圖9為本發(fā)明的一實(shí)施例的功率半導(dǎo)體裝置制造工藝中的形成上部絕緣膜的工 藝示意圖。
[0103] 上部絕緣膜151可由氮化物（Nitride)膜形成。
[0104] 圖10為本發(fā)明的一實(shí)施例的功率半導(dǎo)體裝置制造工藝中的形成第二上部絕緣層 的工藝示意圖。
[0105] 參照?qǐng)D10,在與金屬電極連接之前，用第二上部絕緣層161覆蓋全體，以形成絕緣 物層。根據(jù)本發(fā)明的一實(shí)施例，上述第二上部絕緣層161通過(guò)CVD方法將PSG或BPSG或 FSG等Si02絕緣物進(jìn)行沉積（deposition)而形成。
[0106] 根據(jù)本發(fā)明的另一實(shí)施例，上述第一絕緣膜151及第二絕緣層161可由一個(gè)絕緣 層形成。
[0107] 圖11為接觸蝕刻（Contact Etching)工藝示意圖。
[0108] 參照?qǐng)D11，在上述第一絕緣膜及第二絕緣層形成步驟之后，將執(zhí)行用以蝕刻接觸 連接的部分的接觸蝕刻工藝。
[0109] 根據(jù)本發(fā)明的一實(shí)施例，上述蝕刻工藝為干蝕刻（Dry Etch)工藝，通過(guò)執(zhí)行蝕刻 以使N+源極區(qū)域141、142和P +歐姆接觸一同連接到金屬電極總線。
[0110] 圖12為形成金屬電極總線的步驟示意圖。
[0111] 參照?qǐng)D12,在接觸蝕刻步驟之后，執(zhí)行用以形成金屬電極的步驟。
[0112] 圖12是為了形成金屬電極而覆蓋金屬的狀態(tài)。金屬電極通過(guò)使用濺射 (Sputtering)或除此之外的通常的金屬沉積（Metal Deposition)方法而填充如·?Α1的導(dǎo) 電物的示意圖。
[0113] 根據(jù)本發(fā)明的一實(shí)施例的Power M0SFET的源極金屬電極總線191將都被連接成 一個(gè)，柵極金屬電極總線172從外部與源極金屬電極總線191 一同連接。
[0114] 然后，當(dāng)上部工藝結(jié)束時(shí)，為了保護(hù)上部側(cè)而貼合保護(hù)薄膜等，然后執(zhí)行用以沉積 導(dǎo)電物的步驟的下部工藝，以形成底面的N +漏極電極，從而結(jié)束本發(fā)明的一實(shí)施例的包括 有開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體制造工藝。
[0115] 根據(jù)包括前述的工藝而制造的包括有開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體制造工藝， 在向多晶硅層103注入雜質(zhì)61的步驟中，N型雜質(zhì)的濃度在Dose = 0、Dose = 5. 0E14~ Dose = 5. 0E16范圍中根據(jù)需求者所要求的特定開(kāi)關(guān)速度特性，而選擇性地控制濃度并注 入，從而具有能夠控制開(kāi)關(guān)速度特性的效果。
[0116] 圖19為用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而制造的 Power M0SFET的柵極電阻值示意圖。
[0117] 圖 19 是分別以 Dose = 0、Dose = 5· 0E14、Dose = 5· 0E15、Dose = 1. 0E16、Dose =5. 0E16的濃度注入雜質(zhì)的500V型Power M0SFET樣本各制造5個(gè)并測(cè)定柵極電阻值的 圖表。
[0118] 參照?qǐng)D19, Dose = 0樣本被測(cè)定為是6. 90~7. 20[Ω]，平均柵極電阻值被測(cè)定 為是 7·08[Ω]。
[0119] 并且，Dose = 5. 0Ε14樣本被測(cè)定為是4. 10~4. 35[Ω]，平均柵極電阻值被測(cè)定 為是 4·23[Ω]。
[0120] 并且，Dose = 5. 0Ε15樣本被測(cè)定為是2.00~2. 50[Ω]，平均柵極電阻值被測(cè)定 為是 2·30[Ω]。
[0121] 并且，Dose = 1.0Ε16樣本被測(cè)定為是2. 00~2. 30[Ω]，平均柵極電阻值被測(cè)定 為是 2. 10[Ω]。
[0122] 并且，Dose = 5. 0Ε16樣本被測(cè)定為是1.40~1.60[Ω]，平均柵極電阻值被測(cè)定 為是 1.52[Ω]。
[0123] 圖13至圖18為用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而 制造的500V型Power M0SFET的一般的DC特性值的變化示意圖。
[0124] 圖13用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而制造的 500V型 Power M0SFET 的 BVDSS(漏極-源極擊穿電壓（Drain-Source Breakdown Voltage)) 特性值的變化。
[0125] 如圖13所示，觀察根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而改變柵 極電阻值的各25個(gè)樣本值，BV DSS值處于530V~580V之間且平均為557V，其穩(wěn)定地表現(xiàn)出 500V以上的值。
[0126] 圖14用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而制造 的 500V 型 Power M0SFET 的 RDS(on)(靜態(tài)漏極-源極導(dǎo)通電阻（Static Drain-Source On-Resistance))特性值的變化。
[0127] 如圖14所示，觀察根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而改變柵 極電阻值的各25個(gè)樣本值，RDS (on)值處于0.087~0. 115 Ω之間且平均為0.093 Ω，所有 的值表現(xiàn)出500V型Power M0SFET規(guī)格中所要求的2. 3 Ω以下的穩(wěn)定的值。
[0128] 圖15用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而制造的 500V 型 Power M0SFET 的 Vth(柵極閾值電壓（Gate Threshold Voltage))特性值的變化。
[0129] 如圖15所示，觀察根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而改變柵 極電阻值的各25個(gè)樣本值，Vth特性值處于2. 5~3. 4V之間且平均為3. IV，所有的值表現(xiàn) 出500V型Power M0SFET規(guī)格中所要求的2~4V范圍內(nèi)的穩(wěn)定的值。
[0130] 圖16用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度將雜質(zhì)注入給多晶硅 而制造的 500V 型 Power M0SFET 的 IDSS(零柵電壓漏極電流（Zero Gate Drain Current)) 特性值的變化。
[0131] 如圖16所示，觀察根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而改變柵 極電阻值的各25個(gè)樣本值，I DSS特性值處于0. 25~0. 49 μ A之間且平均為0. 33 μ A，所有 的值表現(xiàn)出500V型Power M0SFET規(guī)格中所要求的1 μ Α以下的范圍內(nèi)的穩(wěn)定的值。
[0132] 圖17用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度將雜質(zhì)注入給多晶硅 而制造的 500V 型 Power M0SFET 的 IGSS(柵極體漏電流（Gate-Body Leakage Current))特 性值的變化。
[0133] 如圖17所示，觀察根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而改變柵 極電阻值的各25個(gè)樣本值，I sss特性值處于2. 5~40nA之間且平均為9. 3nA，所有的值表 現(xiàn)出500V型Power M0SFET規(guī)格中所要求的100nA以下的范圍內(nèi)的穩(wěn)定的值。
[0134] 圖18用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度將雜質(zhì)注入給多晶硅 而制造的500V型Power M0SFET的VSD (漏極-源極二極管正向電壓（Drain-Source Diode Forward Voltage)特性值的變化。
[0135] 如圖18所示，觀察根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度注入雜質(zhì)而改變柵 極電阻值的各25個(gè)樣本值，VSD特性值處于0. 78~0. 95V之間且平均為0. 85V，所有的值 表現(xiàn)出500V型Power M0SFET規(guī)格中所要求的1. 4V以下的范圍內(nèi)的穩(wěn)定的值。
[0136] 參照?qǐng)D13至圖18,根據(jù)本發(fā)明的一實(shí)施例，在500V用功率半導(dǎo)體裝置中，即 使柵極電極在1. 4~7. 5 Ω范圍內(nèi)變化，一般的功率半導(dǎo)體裝置中的開(kāi)關(guān)電氣特性的要 求條件[BVDSS(漏極-源極擊穿電壓（Drain-Source Breakdown Voltage)500V 以上）， RDS (on)(靜態(tài)漏極-源極導(dǎo)通電阻（Static Drain-Source On-Resistance) 2.3 Ω 以下）， Vth (柵極閾值電壓（Gate Threshold Voltage) 2~4V)，VSD (漏極-源極二極管正向電壓 (Drain-Source Diode Forward Voltage) 1.4V 以下），Igss(概極體漏電流（Gate-Body Leakage Current) 100n以下）]均保持了滿意的范圍。
[0137] 圖20~圖34為用圖表示出根據(jù)本發(fā)明的一實(shí)施例分別以不同的濃度向柵極電極 用多晶娃注入雜質(zhì)而制造的Power M0SFET的開(kāi)關(guān)特性示意圖。
[0138] 在圖20~圖34中，藍(lán)色圖表Vg表示柵極源極間的電壓變化，綠色圖表Vd表示漏 極源極間的電壓變化。
[0139] 圖20~圖22用圖表示出根據(jù)本發(fā)明的一實(shí)施例以Dose = 5. 0E16的濃度注入雜 質(zhì)而制造的500V型Power M0SFET的開(kāi)啟（turn on)及關(guān)閉（turn off)時(shí)的開(kāi)關(guān)特性值。
[0140] 圖20示出以Dose = 5. 0E16的濃度注入而制造的500V型Power M0SFET樣本的 開(kāi)關(guān)開(kāi)啟（Switching Turn On)時(shí)的柵極源極間的電壓變化Vg及漏極源極間的電壓變化 Vd〇
[0141] 參照?qǐng)D20,在以Dose = 5. 0E16的濃度注入而制造的500V型Power M0SFET樣本 的開(kāi)關(guān)開(kāi)啟（Switching Turn On)時(shí)開(kāi)啟延遲時(shí)間（Turn-〇n Delay Time)Td(on)被測(cè)定 為是48. 4ns，開(kāi)啟上升時(shí)間（Turn-On Rise Time)被測(cè)定為是18. 92ns。
[0142] 圖21、圖22示出以Dose = 5. 0E16的濃度注入而制造的500V型Power M0SFET樣 本的開(kāi)關(guān)關(guān)閉（Switching Turn Off)時(shí)的柵極源極間的電壓變化Vg及漏極源極間的電壓 變化Vd。
[0143] 參照?qǐng)D21，在以Dose = 5. 0E16的濃度注入而制造的500V型Power M0SFET樣本 的開(kāi)關(guān)關(guān)閉（Switching Turn Off)時(shí)關(guān)閉延遲時(shí)間（Turn-Off Delay Time)Td(off)被測(cè) 定為是357. 4ns。
[0144] 參照?qǐng)D22,在以Dose = 5. 0E16的濃度注入而制造的500V型Power M0SFET樣本 的開(kāi)關(guān)關(guān)閉（Switching Turn Off)時(shí)關(guān)閉下降時(shí)間（Turn-Off Fall Time)Tf被測(cè)定為是 68. 0ns〇
[0145] 圖23~圖25用圖表示出根據(jù)本發(fā)明的一實(shí)施例以Dose = 1. 0E16的濃度注入雜 質(zhì)而制造的500V型Power M0SFET的開(kāi)啟（turn on)及關(guān)閉（turn off)時(shí)的開(kāi)關(guān)特性值。
[0146] 參照?qǐng)D23,在以Dose = 1. 0E16的濃度注入而制造的500V型Power M0SFET樣本 的開(kāi)關(guān)開(kāi)啟（Switching Turn On)時(shí)開(kāi)啟延遲時(shí)間（Turn-〇n Delay Time) Td (on)被測(cè)定 為是58. 8ns，開(kāi)啟上升時(shí)間（Turn-On Rise Time)被測(cè)定為是21. 814ns。
[0147] 參照?qǐng)D24、圖25,在以Dose = 1· 0E16的濃度注入而制造的500V型Power M0SFET 樣本的開(kāi)關(guān)關(guān)閉（Switching Turn Off)時(shí)關(guān)閉延遲時(shí)間（Turn-Off Delay Time) Td (off) 被測(cè)定為是440. 8ns，關(guān)閉下降時(shí)間（Turn-Off Fall Time) Tf被測(cè)定為是75. 6ns。
[0148] 圖26~圖28用圖表示出根據(jù)本發(fā)明的一實(shí)施例以Dose = 5. 0E15的濃度注入雜 質(zhì)而制造的500V型Power M0SFET的開(kāi)啟（turn on)及關(guān)閉（turn off)時(shí)的開(kāi)關(guān)特性值。
[0149] 參照?qǐng)D26,在以Dose = 5. 0E15的濃度注入而制造的500V型Power M0SFET樣本 的開(kāi)關(guān)開(kāi)啟（Switching Turn On)時(shí)開(kāi)啟延遲時(shí)間（Turn-〇n Delay Time) Td (on)被測(cè)定 為是69. 4ns，開(kāi)啟上升時(shí)間（Turn-On Rise Time)被測(cè)定為是24. 65ns。
[0150] 參照?qǐng)D27、圖28,在以Dose = 5· 0E15的濃度注入而制造的500V型Power M0SFET 樣本的開(kāi)關(guān)關(guān)閉（Switching Turn Off)時(shí)關(guān)閉延遲時(shí)間（Turn-Off Delay Time) Td (off) 被測(cè)定為是530. 6ns，關(guān)閉下降時(shí)間（Turn-Off Fall Time) Tf被測(cè)定為是79. 6ns。
[0151] 圖29~圖31用圖表示出根據(jù)本發(fā)明的一實(shí)施例以Dose = 5. 0E14的濃度注入雜 質(zhì)而制造的500V型Power M0SFET的開(kāi)啟（turn on)及關(guān)閉（turn off)時(shí)的開(kāi)關(guān)特性值。
[0152] 參照?qǐng)D29,在以Dose = 5. 0E14的濃度注入而制造的500V型Power M0SFET樣本 的開(kāi)關(guān)開(kāi)啟（Switching Turn On)時(shí)開(kāi)啟延遲時(shí)間（Turn-〇n Delay Time) Td (on)被測(cè)定 為是75. 2ns，開(kāi)啟上升時(shí)間（Turn-On Rise Time)被測(cè)定為是28. 60ns。
[0153] 參照?qǐng)D30、圖31，在以Dose = 5· 0E14的濃度注入而制造的500V型Power M0SFET 樣本的開(kāi)關(guān)關(guān)閉（Switching Turn Off)時(shí)關(guān)閉延遲時(shí)間（Turn-Off Delay Time) Td (off) 被測(cè)定為是637. 0ns，關(guān)閉下降時(shí)間（Turn-Off Fall Time) Tf被測(cè)定為是87. 6ns。
[0154] 圖32~圖34用圖表示出根據(jù)本發(fā)明的一實(shí)施例未將雜質(zhì)注入給柵極電極用多晶 娃（Dose = 0)而制造的500V型Power M0SFET的開(kāi)啟（turn on)及關(guān)閉（turn off)時(shí)的 開(kāi)關(guān)特性值。
[0155] 參照?qǐng)D32,在未將雜質(zhì)注入給柵極電極用多晶硅（Dose = 0)而制造的500V型 Power M0SFET樣本的開(kāi)關(guān)開(kāi)啟（Switching Turn On)時(shí)開(kāi)啟延遲時(shí)間（Turn-〇n Delay Time)Td(on)被測(cè)定為是74. 4ns，開(kāi)啟上升時(shí)間（Turn-On Rise Time)被測(cè)定為是 31. 86ns〇
[0156] 參照?qǐng)D33、圖34,在未將雜質(zhì)注入給柵極電極用多晶硅（Dose = 0)而制造的500V 型Power M0SFET樣本的開(kāi)關(guān)關(guān)閉（Switching Turn Off)時(shí)關(guān)閉延遲時(shí)間（Turn-Off Delay Time)Td(off)被測(cè)定為是728. 0ns，關(guān)閉下降時(shí)間（Turn-Off Fall Time)Tf被測(cè)定為是 102. 2ns〇
[0157] 表1整理出根據(jù)圖20~圖34的實(shí)施例分別以不同的濃度將雜質(zhì)注入給柵極電極 用多晶硅層而制造的Power M0SFET的開(kāi)關(guān)特性。
[0158] [表 1]
[0159]
[0160] 上表1是為了說(shuō)明本發(fā)明的示例，在多晶硅層中使用雜質(zhì)注入量各不相同的5個(gè) 樣本，并將其平均的開(kāi)關(guān)特性進(jìn)行了數(shù)據(jù)化，根據(jù)測(cè)定值而具有5%的誤差。
[0161] 根據(jù)本發(fā)明的實(shí)際實(shí)施例，為了與多晶硅中注入的雜質(zhì)注入量、柵極電壓值匹配， 將更加細(xì)分化的開(kāi)關(guān)特性數(shù)據(jù)儲(chǔ)存作為數(shù)據(jù)庫(kù)并累積。按照各需求者所要求的特定開(kāi)關(guān)速 度特性，從數(shù)據(jù)庫(kù)中提取與之匹配的柵極電阻及柵極電極用多晶硅的雜質(zhì)注入量并進(jìn)行控 制，從而能夠制造出針對(duì)開(kāi)關(guān)速度特性的精密的適配型Power M0SFET。
[0162] 并且，在一般的Power M0SFET制造工藝中，作為在多晶硅層形成步驟中通過(guò)追加 雜質(zhì)注入工藝即可實(shí)施的經(jīng)濟(jì)性的工藝，能夠提供可選擇性地控制Power M0SFET的開(kāi)關(guān)速 度特性并進(jìn)行制造的Power M0SFET的制造方法。
【主權(quán)項(xiàng)】
1. 一種包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，所述方法包括N EPI層 形成步驟、JFET層形成步驟、下部柵極絕緣膜形成步驟、柵極電極用多晶硅柵極形成步驟、 體區(qū)域形成步驟、源極區(qū)域形成步驟、上部絕緣層形成步驟及金屬總線形成步驟，其特征在 于： 在所述柵極電極用多晶硅柵極形成步驟，將由所述多晶硅形成的多晶硅柵極電阻值設(shè) 定為具有特定的開(kāi)啟/關(guān)閉開(kāi)關(guān)速度特性。2. 根據(jù)權(quán)利要求1所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，在所述柵極電極用多晶硅形成步驟中，所述柵極電阻值從儲(chǔ)存有與所述特定的開(kāi) 啟/關(guān)閉開(kāi)關(guān)速度特性匹配的柵極電阻值的數(shù)據(jù)庫(kù)中提取而設(shè)定。3. 根據(jù)權(quán)利要求1所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，所述柵極電極用多晶硅形成步驟包括： 在形成所述下部柵極絕緣膜層后，在上部整體上形成多晶硅層的步驟； 從所述多晶硅層上部注入一定濃度的雜質(zhì)的步驟；以及 利用掩模圖案對(duì)所述注入有雜質(zhì)的多晶硅層進(jìn)行蝕刻，以形成具有分離的間隔的多晶 硅柵極的步驟， 其中，所述一定濃度的雜質(zhì)從儲(chǔ)存有與所述特定的開(kāi)啟/關(guān)閉開(kāi)關(guān)速度特性匹配的雜 質(zhì)的濃度值的數(shù)據(jù)庫(kù)中提取而設(shè)定。4. 根據(jù)權(quán)利要求3所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，所述雜質(zhì)為N型雜質(zhì)，所述雜質(zhì)的濃度在Dose = 5. 0E14~5. 0E16范圍中進(jìn)行設(shè) 定。5. 根據(jù)權(quán)利要求3所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述多晶娃柵極電阻值以 1. 4~7. 5 Ω范圍形成。6. 根據(jù)權(quán)利要求3所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，通過(guò)以Dose = 5. 0E15的濃度注入所述雜質(zhì)，所述功率半導(dǎo)體裝置具有開(kāi)啟延遲時(shí) 間為69. 4±5% ns、關(guān)閉延遲時(shí)間為530. 6±5% ns的特性。7. 根據(jù)權(quán)利要求3所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置的開(kāi)啟 延遲時(shí)間在48. 4~75. 2±5% ns范圍中選擇性地得到控制。8. 根據(jù)權(quán)利要求3所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置的開(kāi)啟 上升時(shí)間在18. 92~31. 86±5% ns范圍中選擇性地得到控制。9. 根據(jù)權(quán)利要求3所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其特 征在于，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置的關(guān)閉 延遲時(shí)間在357. 4~728. 0±5% ns范圍中選擇性地得到控制。10. 根據(jù)權(quán)利要求3所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其 特征在于，當(dāng)以Dose = 0~5. 0E16范圍的濃度注入所述雜質(zhì)時(shí)，所述功率半導(dǎo)體裝置的關(guān) 閉下降時(shí)間在68. 0~102. 2±5% ns范圍中選擇性地得到控制。11. 根據(jù)權(quán)利要求2所述的包括開(kāi)關(guān)特性控制工藝的功率半導(dǎo)體裝置的制造方法，其 特征在于，所述多晶硅柵極電阻值通過(guò)改變所述多晶硅柵極的面積來(lái)設(shè)定。
【文檔編號(hào)】H01L29/78GK105990148SQ201510090747
【公開(kāi)日】2016年10月5日
【申請(qǐng)日】2015年2月28日
【發(fā)明人】樸镕浦, 鄭垠植, 金禹澤, 樸兌洙, 楊昌憲
【申請(qǐng)人】美普森半導(dǎo)體公司（股）