半導體裝置及其制造方法
【專利摘要】實施方式的半導體裝置及其制造方法具有：層疊體(20)，該層疊體(20)包括多個半導體芯片(11a～11h)，多個半導體芯片的至少一部分具有貫通半導體芯片的電極(12)，多個半導體芯片層疊并且通過電極互相連接，層疊體(20)具有第1寬度(W1)；硅基板(30)，設置在層疊體的第1面上，具有比第1寬度寬的第2寬度(W2)；布線層(50)，設置在層疊體的第2面上；及樹脂(42，45)，設置在層疊體的周圍。
【專利說明】
半導體裝置及其制造方法[0001]關聯(lián)申請的引用[0002]本申請以2015年3月11日申請的日本專利申請第2015 — 048491號的優(yōu)先權的 利益為基礎，并且請求該利益，優(yōu)先權申請的內容整體通過引用而包含于本申請。
技術領域
[0003]本實施方式涉及具有層疊有多個半導體芯片的芯片層疊體的半導體裝置及其制造方法。【背景技術】
[0004]為了實現(xiàn)半導體裝置的小型化及高密度化，提出了在布線基板上層疊多個半導體芯片并封裝化的技術。
[0005]然而，在使半導體芯片薄型化時，半導體芯片的剛性降低，容易產生半導體芯片翹曲。其結果是，在半導體芯片間連接不良，半導體裝置的可靠性降低。該半導體芯片的翹曲在對半導體芯片進行層疊的情況下增加。并且，在通過垂直貫通半導體芯片的內部的貫通電極(TSV:Through Silicon Via)將半導體芯片間連接的構造中，半導體芯片的翹曲會顯著發(fā)生。
【發(fā)明內容】

[0006]實施方式提供能夠抑制芯片的翹曲的半導體裝置及其制造方法。
[0007]實施方式提供一種半導體裝置，其具備:
[0008]層疊體，該層疊體包括多個半導體芯片，所述多個半導體芯片的至少一部分具有貫通所述半導體芯片的電極，所述多個半導體芯片層疊并且通過所述電極互相連接，該層疊體具有第1寬度；
[0009]硅基板，設置在所述層疊體的第1面上，具有比所述第1寬度寬的第2寬度；
[0010]布線層，設置在所述層疊體的第2面上；以及
[0011]樹脂，設置在所述層疊體的周圍。
[0012]此外，實施方式提供一種半導體裝置，其具備:
[0013]層疊體，該層疊體包括多個半導體芯片，所述多個半導體芯片具有貫通所述半導體芯片的電極，所述多個半導體芯片層疊并且通過所述電極互相連接，該層疊體具有第1 寬度；
[0014]硅基板，設置在所述層疊體的第1面上，具有所述第1寬度，并構成半導體芯片；
[0015]布線層，設置在所述層疊體的第2面上；以及
[0016]樹脂，設置在所述層疊體的周圍，
[0017]所述硅基板具有所述層疊體的一個半導體芯片的厚度以上的厚度。
[0018]此外，實施方式提供一種半導體裝置的制造方法，其具備:
[0019]形成層疊體的工序，該層疊體是在硅基板上使具有貫通半導體芯片的電極的多個半導體芯片層疊，所述多個半導體芯片通過所述電極互相連接而成的；
[0020]將布線層連接于所述層疊體的工序；
[0021]在所述硅基板上及所述層疊體的周圍形成樹脂的工序；及
[0022]切削所述硅基板而使所述硅基板的厚度變薄的工序?！靖綀D說明】
[0023]圖1是第1實施方式所涉及的半導體裝置的剖視圖。
[0024]圖2是第1實施方式所涉及的半導體裝置的制造方法的流程圖。
[0025]圖3是對第1實施方式所涉及的半導體裝置的制造工序進行表示的圖。
[0026]圖4是粘接圖3對第1實施方式所涉及的半導體裝置的制造工序進行表示的圖。
[0027]圖5是沿著圖4的V — V線的基板及載體的剖視圖。
[0028]圖6是粘接圖5對第1實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0029]圖7是粘接圖6對第1實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0030]圖8是粘接圖7對第1實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0031]圖9是粘接圖8對第1實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0032]圖10是粘接圖9對第1實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0033]圖11是第2實施方式所涉及的半導體裝置的剖視圖。
[0034]圖12是第2實施方式所涉及的半導體裝置的剖視圖。
[0035]圖13是第3實施方式所涉及的半導體裝置的剖視圖。
[0036]圖14是第3實施方式所涉及的半導體裝置的剖視圖。
[0037]圖15是第3實施方式所涉及的半導體裝置的剖視圖。
[0038]圖16是第3實施方式所涉及的半導體裝置的剖視圖。
[0039]圖17是對第4實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0040]圖18是對第4實施方式所涉及的半導體裝置進行表示的剖視圖。
[0041]圖19是對第5實施方式所涉及的半導體裝置的基板進行表示的俯視圖。
[0042]圖20是對第5實施方式所涉及的半導體裝置的基板進行表示的俯視圖。
[0043]圖21是對第5實施方式所涉及的半導體裝置的基板進行表示的俯視圖。
[0044]圖22是對第6實施方式所涉及的半導體裝置的基板進行表示的剖視圖。
[0045]圖23是對圖22的半導體裝置的基板進行表示的俯視圖。
[0046]圖24是第7實施方式所涉及的半導體裝置的制造方法的流程圖。
[0047]圖25是對第7實施方式所涉及的半導體裝置的制造工序進行表示的圖。
[0048]圖26是對第7實施方式所涉及的半導體裝置的制造工序進行表示的圖。
[0049]圖27是對第7實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0050]圖28是粘接圖27對第7實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0051]圖29是對第8實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0052]圖30是對第9實施方式所涉及的半導體裝置進行表示的剖視圖。
[0053]圖31是對第10實施方式所涉及的半導體裝置進行表示的剖視圖。
[0054]圖32是對第10實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0055]圖33是粘接圖32對第10實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0056]圖34是粘接圖33對第10實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0057]圖35是粘接圖34對第10實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0058]圖36是粘接圖35對第10實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0059]圖37是粘接圖36對第10實施方式所涉及的半導體裝置的制造工序進行表示的剖視圖。
[0060]圖38是對第10實施方式所涉及的半導體裝置的變形例進行表示的剖視圖。
[0061]圖39是對第10實施方式所涉及的半導體裝置的變形例進行表示的剖視圖?！揪唧w實施方式】
[0062]以下，參照附圖對實施方式進行說明。另外，在以下的說明中，對于具有相同功能及結構的要素，附以共通的附圖標記。
[0063][1]第1實施方式
[0064]在第1實施方式的半導體裝置中，通過使用硅基板作為芯片層疊體的支承體，來抑制半導體芯片的翹曲。
[0065][1 - 1]構造
[0066]使用圖1，對第1實施方式所涉及的半導體裝置1的構造進行說明。
[0067]如圖1所示，第1實施方式的半導體裝置1具備芯片層疊體20、基板30、布線層 50、樹脂42及45。芯片層疊體20包括存儲器芯片層疊體10及接口芯片(IF芯片)18。
[0068]存儲器芯片層疊體10層疊多個半導體芯片11a?llh而形成。各半導體芯片 lib?llh具有垂直貫通半導體芯片lib?llh的內部的例如由娃(Si)構成的貫通電極 (TSV) 12。在本圖中，位于存儲器芯片層疊體10的基板30側的最下級的半導體芯片11a不具有貫通電極12,但也可以具有貫通電極12。多個半導體芯片11a?llh通過貫通電極12 及凸點電極(bump electrode) 13互相連接。在多個半導體芯片11a?llh間的未形成有貫通電極12及凸點電極13的區(qū)域設置有粘接劑14,通過該粘接劑14粘接并固定多個半導體芯片11a?llh。各半導體芯片11a?llh例如是具有NAND型閃存存儲器的存儲器芯片。
[0069]IF芯片18具備接口電路(IF電路)，該接口電路(IF電路)用于在構成存儲器芯片層疊體10的多個半導體芯片11a?llh與外部器件(未圖示)之間進行數(shù)據(jù)通信。IF 芯片18通過布線15等與多個半導體芯片11a?llh連接。IF芯片18配置在芯片層疊體20的布線層50側的最上面。但是，IF芯片18不限定于圖1的位置，例如也可以配置在存儲器芯片層疊體10的半導體芯片11a?llh間等，還可以不設置IF芯片18本身，而將IF 電路搭載在半導體芯片11a?llh內。IF芯片18的寬度W4比半導體芯片11a?llh (存儲器芯片層疊體10)的寬度W1窄。
[0070]基板30作為芯片層疊體20的支承體發(fā)揮功能?；?0隔著粘接劑41設置在芯片層疊體20的第1面上?；?0的寬度W2比半導體芯片11a?llh (存儲器芯片層疊體 10)的寬度W1寬，并與布線層的寬度W3相等。優(yōu)選基板30具有一個半導體芯片11a?llh 的厚度T1以上的厚度T2?；?0的厚度T2也可以比布線層50的厚度薄?；?0的厚度T2例如是100 ym?200 ym左右。另外，在多個半導體芯片11a?llh的厚度T1不同的情況下，優(yōu)選基板30的厚度T2為最厚的半導體芯片的厚度T1以上。
[0071]優(yōu)選基板30的材料是滿足(a)具有與構成芯片層疊體20的材料(主要是硅)的熱膨脹系數(shù)相近的熱膨脹系數(shù)，(b)剛性高，(c)切斷及研磨容易的材料。通過滿足(a)，即使經過半導體裝置1的制造工序中的熱處理，也能夠抑制芯片層疊體20的翹曲。通過滿足 (b)，能夠抑制芯片層疊體20的翹曲。通過滿足(c)，容易進行封裝時的模切(die cutting) 工序中的切斷、或基于基板的薄化工序的研磨。作為滿足這樣的(a)至(c)的要求的材料， 優(yōu)選是硅。因此，作為基板30,優(yōu)選使用硅基板。
[0072]基板30具有切割部31。切割部31與芯片層疊體20所配置的區(qū)域相比位于更外偵L切割部31從基板30的與芯片層疊體20對置的面30A —直貫通到與該面相反一側的面30B為止。
[0073]布線層50設置在芯片層疊體20的第2面上。布線層50通過內部連接端子43及 44與芯片層疊體20的電極片17連接。布線層50的與芯片層疊體20相反一側的面上設置有外部連接端子46。外部連接端子46通過布線層50內的布線網(未圖示)與內部連接端子43及44電連接。如該圖所示，在將半導體裝置1作為BGA(Ball Grid Array:球柵陣列封裝)封裝使用的情況下，外部連接端子46由具有軟釬料球、軟釬料鍍層、Au鍍層等的突起端子構成。但是，本實施方式的半導體裝置1也能夠應用于設置有金屬面作為外部連接端子46的LGA(Land Grid Array:平面網格陣列封裝)型、CSP (Chip Size Package:芯片尺寸封裝)型等的其他的半導體封裝。
[0074]布線層50例如是在絕緣樹脂基板或者絕緣樹脂層的表面及內部設置有布線網 (未圖示)的部件。作為布線層50,具體而言，利用使用了玻璃一環(huán)氧樹脂、BT樹脂(雙馬來酰亞胺?三嗪樹脂)等的絕緣樹脂的印制電路布線基板(多層印制電路基板等)。這樣， 構成布線層50的主要的材料是樹脂，因此與基板30的材料(硅)不同。另外，作為布線層 50,也包含內插板(interposer)、布線基板、封裝基板、直接形成在芯片層疊體20上的再布線層。
[0075]樹脂42設置在多個半導體芯片11a?llh間及存儲器芯片層疊體10的側面。樹脂42將基板30的切割部31內填充。為此，樹脂42從切割部31中的基板30的面30B露出。樹脂45覆蓋樹脂42并設置在基板30與布線層50之間。
[0076]樹脂42及45例如是熱固化性樹脂。作為熱固化性樹脂，例如使用在環(huán)氧類樹脂、 丙烯酸類樹脂、胺類樹脂、硅酮類樹脂、聚酰亞胺類樹脂等中混合了二氧化硅等的填充材料 (填充物)的樹脂。樹脂42和樹脂45例如使用成分不同的材料。樹脂42例如優(yōu)選是環(huán)氧類樹脂，且是填充物粒子較小的材料、液狀的易浸透的材料。樹脂45例如優(yōu)選是環(huán)氧類樹月旨，且是填充物粒子較大且熱膨脹系數(shù)與芯片層疊體20的材料接近的材料。這樣，優(yōu)選的是，樹脂42和樹脂45即使是相同的環(huán)氧類樹脂，成分也不同。但是，樹脂42和樹脂45也可以是相同成分的相同材料。
[0077][1 — 2]制造方法
[0078]使用圖2至圖10,對第1實施方式所涉及的半導體裝置1的制造方法進行說明。
[0079]首先，如圖3所示，對例如Si基板30進行半切割，而形成切割部31 (圖2的ST1)。 另外，切割部31具有不貫通基板30的程度的規(guī)定的深度(參照圖5)。切割部31的深度例如是基板30的厚度的一半左右。之后，基板30按每個芯片被切斷(圖2的ST2)。
[0080]接下來，如圖4及圖5所示，在芯片載體60上搭載基板30 (圖2的ST3)。此時，基板30按每個芯片配置在芯片載體60的凹陷部61。優(yōu)選基板30的厚度是后述的芯片層疊體20的厚度以上，例如是775 ym左右。另外，在芯片載體60的凹陷部61的中央，設置有開口部62。
[0081]接下來，如圖6所示，在基板30上隔著熱固化性的粘接劑41形成芯片層疊體 20(圖2的ST4)。以下，參照圖1，對芯片層疊體20的形成進行說明。
[0082]首先，在基板30上的規(guī)定的位置，對成為存儲器芯片層疊體10的第一級的半導體芯片11a進行粘接。在此，規(guī)定的位置是指，例如收納在基板30的切割部31的內側的位置。之后，在半導體芯片11a上依次層疊規(guī)定的級數(shù)的半導體芯片lib?llh，從而形成存儲器芯片層疊體10。此時，在半導體芯片11a?llh的相互間，以由硅構成的貫通電極12 與凸點電極13連接的方式對位并連接貫通電極12與凸點電極13。然后，在未形成貫通電極12的區(qū)域，在半導體芯片11a?llh的單面，以分散的方式形成多個粘接劑14。通過該粘接劑14,在層疊半導體芯片11a?llh時，對置的半導體芯片11a?llh被粘接而固定。
[0083]接下來，在位于存儲器芯片層疊體10的最上級的半導體芯片llh上形成絕緣膜 16,在該絕緣膜16內形成與貫通電極12連接的布線15。然后，搭載與該布線15連接的IF 芯片18。IF芯片18相對于存儲器芯片層疊體10被倒轉芯片式連接(FC(flip chip)連接)。這樣，形成芯片層疊體20 (圖2的ST4)。
[0084]接下來，如圖6所示，用模塑樹脂42將芯片層疊體20的側面及構成芯片層疊體20 的半導體芯片11a?llh間密封(圖2的ST5)。此時，樹脂42填充在基板30的切割部31 內。此外，切割部31成為阻擋部，避免樹脂42向切割部31的更外側蔓延。另外，基于樹脂 42的密封也可以在形成芯片層疊體20的工序中途適當進行。
[0085]接下來，如圖7所示，芯片層疊體20與布線層50連接(圖2的ST6)。具體而言， 芯片層疊體20的IF芯片18以與布線層50對置的方式配置。然后，進行芯片層疊體20與對應于布線層50的內部連接端子43及44的對位，通過預先涂敷的暫時固定材料(未圖示)進行暫時粘接。之后，在甲酸氣氛等還原氣氛中進行加熱(軟熔；ref low)，從而芯片層疊體20與布線層50電連接。
[0086]在此，使用還原氣氛的目的在于，為了使電連接可靠而對在內部連接端子43的表面形成的氧化膜等進行還原并去除。此外，內部連接端子43例如以軟釬料材料、Au為主成分。內部連接端子43進行存儲器芯片層疊體10的最上級的半導體芯片llh與布線層50 之間的電連接。
[0087]另外，上述示出了使用了在還原氣氛中的軟熔的連接方法，但除此以外，也可以使用一般的倒轉芯片式連接方法，該倒轉芯片式連接方法使用了軟釬料軟熔和使用了助焊劑的內部連接端子43的還原。
[0088]接下來，如圖8所示，在用樹脂45將芯片層疊體20與布線層50之間填充(圖2 的ST7)的同時，用樹脂45覆蓋基板30。另外，該工序也可以分離成用樹脂將芯片層疊體 20與布線層50之間填充的工序和用樹脂覆蓋基板30的工序而實施。在此情況下，也能夠使用不同的樹脂(未圖示)。
[0089]接下來，如圖9所示，同時研磨樹脂45及基板30 (圖2的ST8)。此時，也可以切割部31內的樹脂42也被研磨，樹脂42從基板30露出。之后，在布線層50的外側的面上形成外部連接端子46。
[0090]接下來，如圖10所示，通過模切，切斷基板30、布線層50及樹脂45,并進行單片的封裝化(圖2的ST9)。這樣，圖1所示的層疊型半導體裝置1完成。
[0091][1 — 3]效果
[0092]根據(jù)上述第1實施方式，使用硅基板30作為芯片層疊體20的支承體。這樣的硅基板30的熱膨脹系數(shù)與具有使用硅基板而形成的半導體芯片11a?llh及IF芯片18的芯片層疊體20相同。此外，硅的剛性高，切斷及研磨容易。為此，通過使用硅基板30作為支承體，能夠抑制半導體芯片11a?llh的翹曲，能夠提高半導體裝置1的可靠性。并且， 由于硅基板30容易研磨及模切，因此容易實現(xiàn)封裝的小型化及薄化。
[0093][2]第2實施方式
[0094]在第1實施方式中，芯片層疊體20的支承體的基板30的厚度T2 —定。與此相對，第2實施方式中，基板30的厚度T2在中央部和端部不同。在第2實施方式中，使用圖 11及圖12,對與第1實施方式的不同點進行說明。
[0095]如圖11及圖12所示，在第2實施方式的半導體裝置1中，基板30及芯片層疊體 20翹曲，從而基板30的中央部的厚度T2a與基板30的端部的厚度T2b不同。但是，在此所述的基板30及芯片層疊體20翹曲，是現(xiàn)有的問題能夠充分降低的程度的少許翹曲。
[0096]在圖11的情況下，芯片層疊體20具有向基板30側突出的翹曲。為此，基板30的面30A成為向內側凹陷的凹形狀。即，基板30的中央部的厚度T2a變得比基板30的端部的厚度T2b薄。
[0097]在圖12的情況下，芯片層疊體20具有向布線層50側突出的翹曲。為此，基板30 的面30A成為向外側突出的凸形狀。即，基板30的中央部的厚度T2a變得比基板30的端部的厚度T2b厚。
[0098]在此，在圖11及圖12的半導體裝置1中，優(yōu)選基板30的芯片層疊體20所形成的區(qū)域即基板30的中央部的厚度T2a，為一個半導體芯片11a?llh的厚度T1以上。
[0099]根據(jù)上述第2實施方式，即使在基板30及芯片層疊體20少許翹曲的情況下，也與第1實施方式同樣地，相比于以往，能夠抑制半導體芯片11a?llh的翹曲。
[0100]另外，在基板30及芯片層疊體20不翹曲而基板30的厚度T2有偏差的情況下，也優(yōu)選芯片層疊體20所形成的區(qū)域的基板30的厚度T2為一個半導體芯片11a?llh的厚度T1以上。
[0101][3]第3實施方式
[0102]第3實施方式的半導體裝置1是基板30的切割部31的變形例。在第3實施方式中，使用圖13至圖16,對與第1實施方式的不同點進行說明。
[0103]如圖13所示，切割部31也可以是凹部形狀。即，切割部31是從與芯片層疊體20 對置的面30A凹陷的凹部。為此，切割部31內的樹脂42不從基板30的外側面30B露出。 這樣的圖13的半導體裝置1的情況下，通過樹脂42進入到凹部，由此具有如下效果:基板 30相對于樹脂42的貼緊性提高，對應于封裝的變形應力的可靠性提高。
[0104]如圖14所示，也可以在切割部31的內部進行模切。即，切割部31內的樹脂42從基板30的側面露出。換言之，成為基板30的周圍被樹脂42覆蓋的狀態(tài)。在這樣的圖14 的半導體裝置1的情況下，基板30的端部不在封裝端部露出而被樹脂42所保護，具有封裝對于耐沖擊的可靠性提高的效果。
[0105]如圖15所示，也可以在凹部形狀的切割部31的內部進行模切。即，切割部31內的樹脂42從基板30的內側部分的側面露出。換言之，成為基板30的內側部分的側面的周圍被樹脂42覆蓋的狀態(tài)。此外，基板30成為朝向芯片層疊體20突出的凸形狀。這樣的圖 15的半導體裝置1的情況下，通過基板30的端部形成得較薄，因此由樹脂42與基板30的熱膨脹系數(shù)之差產生的應力通過基板30變形得到緩和，具有熱可靠性提高的效果。
[0106]如圖16所示，也可以在相比于切割部31更靠內側進行模切，也可以沒有切割部 31。這樣的圖16的半導體裝置1的情況下，通過比較厚的基板30 —直存在直到封裝端部為止，從而具有如下效果:封裝整體的剛性提高，封裝的處理的可靠性提高。
[0107]根據(jù)如以上那樣的第3實施方式的半導體裝置1，與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。
[0108][4]第4實施方式
[0109]第4實施方式的半導體裝置1是與切割部31內的樹脂相關的變形例。在第4實施方式中，使用圖17及圖18,對與第1實施方式的不同點進行說明。
[0110]如圖17所示，在用樹脂42將芯片層疊體20的周圍密封時，樹脂42也可以不進入到切割部31內。在此情況下，在最終構造的半導體裝置1中，也可以如圖18所示用樹脂45 填充切割部31。
[0111]根據(jù)如以上那樣的第4實施方式的半導體裝置1，與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。
[0112]此外，在第4實施方式的半導體裝置1中，通過用樹脂45填充切割部31內，與用樹脂42填充切割部31內的情況相比，具有如下效果:熱膨脹系數(shù)相對較大的樹脂42的固化時的收縮應力不對基板30較薄的部分施加影響，可靠性提高。
[0113][5]第5實施方式
[0114]在第5實施方式中，使用圖19至圖21，對各實施方式的基板30的俯視圖進行說明。
[0115]如圖19所示，在基板30的內側設置切割部31，基板30的側面的周圍未被樹脂42 及45包圍。這樣的俯視圖的半導體裝置1例如具有如圖1那樣的截面構造。圖19的半導體裝置1，通過樹脂42或樹脂45進入到切割部31，從而具有如下效果:基板30對于樹脂42 或者45的貼緊性提高，封裝對于變形應力的可靠性提高。
[0116]如圖20所示，基板30的周圍形成有樹脂42或者45,基板30的側面全部被樹脂42或者45覆蓋。這樣的俯視圖的半導體裝置1例如具有如圖14那樣的截面構造。圖20 的半導體裝置1具有，基板30的端部不在封裝端部露出而被樹脂42或樹脂45所保護，從而封裝對于耐沖擊的可靠性提高的效果。
[0117]如圖21所示，基板30的側面的一部分被樹脂42或者45所覆蓋。這樣的俯視圖的半導體裝置1例如具有如圖14、圖16那樣的截面構造。圖21的半導體裝置1具有，對于基板30的端部不在封裝端部露出而被樹脂42或樹脂45所保護的部分，封裝對于耐沖擊的可靠性提高的效果。
[0118]根據(jù)如以上那樣的第5實施方式的半導體裝置1，與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。
[0119]另外，基板30的切割部31并不限定于在基板30的一個側面通過1條切割部形成， 也可以設置多條切割部。
[0120][6]第6實施方式
[0121]第6實施方式的半導體裝置1是與基板30的寬度W2相關的變形例。在第6實施方式中，使用圖22及圖23,對與第1實施方式的不同點進行說明。
[0122]如圖22所示，基板30的寬度W2也可以比布線層50的寬度W3窄。在此情況下， 如圖23所示，基板30的側面的周圍被樹脂45覆蓋。
[0123]根據(jù)如以上那樣的第6實施方式的半導體裝置1，與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。
[0124]另外，基板30的寬度W2也可以與芯片層疊體20的寬度W1相同。
[0125][7]第7實施方式
[0126]在第7實施方式中，使用圖24至圖28,對與第1實施方式不同的半導體裝置1的制造方法進行說明。在此，對與第1實施方式的不同點進行說明。
[0127]首先，如圖25至圖27所示，例如對硅基板30進行半切割，形成切割部31 (圖24 的ST1)。基板30可以是圖25的硅晶片(圓形)或圖26的硅的長條基板(長方形)。
[0128]接下來，如圖28所示，在基板30上隔著熱固化性的粘接劑41，形成芯片層疊體 20(圖 24 的 ST2’)。
[0129]接下來，在芯片層疊體20的側面上，構成芯片層疊體20的半導體芯片11a?llh 之間的空間及切割部31內，填充層間密封樹脂42 (圖24的ST3’)。
[0130]接下來，基板30按每個芯片被切斷(圖24的ST4’)。
[0131]之后，與第1實施方式同樣地，執(zhí)行圖24的步驟ST6?ST9。
[0132]在第1實施方式中，在半切割后進行基板30的按每個芯片的切斷。與此相對，在第7實施方式中，在用樹脂42將芯片層疊體20的側面密封后進行基板30的按每個芯片的切斷。此外，在第7實施方式的半導體裝置1的制造工序中，不使用芯片載體60。這樣的第 7實施方式的半導體裝置1也與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。
[0133][8]第8實施方式
[0134]第8實施方式的半導體裝置1是與研磨前的基板30的形狀相關的變形例。在第 8實施方式中，使用圖29,對與第1實施方式的不同點進行說明。
[0135]如圖29所示，基板30也可以具有與載體60的開口部62對應的突出部32。突出部32設置在基板30的與形成有切割部31的面相反一側的面上。
[0136]另外，基板30的突出部32在圖9的研磨工序中被去除。為此，第8實施方式所涉及的最終的半導體裝置10是與圖1同樣的構造。但是，在圖9的研磨工序后，也可以殘留基板30的突出部32。
[0137]根據(jù)如以上那樣的第8實施方式的半導體裝置1，與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。并且，根據(jù)第8實施方式，在向芯片載體60傳送時，基板 30的突出部32與載體60的開口部62嵌合。因此，之后的處理能夠穩(wěn)定地進行。
[0138][9]第9實施方式
[0139]第9實施方式的半導體裝置1，是使用DRAM作為各半導體芯片11a?llh的情況。 在第9實施方式中，使用圖30,對與第1實施方式的不同點進行說明。
[0140]如圖30所示，各半導體芯片11a?llh例如也可以是具有DRAM的存儲器芯片。在此情況下，IF芯片18使用寬度比圖1的構造寬的芯片，并與內部連接端子43及44連接。
[0141]根據(jù)如以上那樣的第9實施方式的半導體裝置1，與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。
[0142][10]第10實施方式
[0143]第10實施方式是使用半導體芯片作為成為芯片層疊體20的支承體的基板70的例子。在此，對與第1實施方式的不同點進行說明。
[0144][10 — 1]構造
[0145]使用圖31，對第10實施方式所涉及的半導體裝置1的構造進行說明。
[0146]如圖31所示，在第10實施方式的半導體裝置1中，在成為芯片層疊體20的支承體的基板70上，搭載有半導體集成電路。即，基板70采用與構成芯片層疊體20的半導體芯片11a?llh相同的結構。因此，也可以說基板70是芯片層疊體20的第一級的半導體芯片的基板。
[0147]優(yōu)選基板70的厚度T2是一個半導體芯片11a?llh的厚度T1以上的厚度?；?0的厚度T2例如是一個半導體芯片11a?llh的厚度T1的3?5倍左右。例如，基板 70的厚度T2為150 ym左右，各半導體芯片11a?llh的厚度T1為30?50 ym左右。
[0148]基板70的寬度W2與半導體芯片11a?llh (存儲器芯片層疊體10)的寬度W1相等。但是，基板70的寬度W2也能夠比半導體芯片11a?llh(存儲器芯片層疊體10)的寬度W1寬。此外，基板70與半導體芯片1 la?1 lh (存儲器芯片層疊體10)可以是相同尺寸。
[0149]基板70不具有在半導體芯片11a?llh內設置的貫通電極12。但是，也能夠在基板70內形成貫通電極12。
[0150]樹脂45設置在多個半導體芯片11a?llh間、存儲器芯片層疊體10及基板70的側面。
[0151][10 — 2]制造方法
[0152]使用圖32至圖37,對第10實施方式所涉及的半導體裝置1的制造方法進行說明。
[0153]首先，如圖32所示，在芯片載體60上搭載基板70?；?0是搭載有半導體集成電路的半導體芯片的基板。優(yōu)選基板70的厚度是芯片層疊體20的厚度以上，例如是775 ym左右。
[0154]接下來，如圖33所示，在基板70上形成芯片層疊體20。接下來，如圖34所示，芯片層疊體20通過內部連接端子43與布線層50連接。接下來，如圖35所示，用樹脂45密封基板70、芯片層疊體20及布線層50。此時，樹脂45也可以填充在芯片層疊體20的多個半導體芯片11a?llh間。
[0155]接下來，如圖36所示，同時研磨樹脂45及基板70,基板70被薄化。接下來，如圖 37所示，通過模切，基板70、布線層50及樹脂45被切斷，進行單片的封裝化。這樣，圖10 所示的層疊型半導體裝置1完成。
[0156] 根據(jù)如以上那樣的第10實施方式的半導體裝置1，與第1實施方式同樣地，能夠抑制半導體芯片11a?llh的翹曲。
[0157]另外，第10實施方式的半導體裝置1如圖38及圖39所示，與上述第2實施方式的半導體裝置1同樣地，基板70的中央部的厚度T2a與基板70的端部的厚度T2b可以不同。
[0158] 對本發(fā)明的幾個實施方式進行了說明，但這些實施方式是作為例子而提示的，無意限定發(fā)明的范圍。這些新的實施方式能夠以其他各種方式實施，在不脫離發(fā)明的主旨的范圍，能夠進行各種省略、置換、變更。這些實施方式及其變形包含于發(fā)明的范圍及主旨，并且包含于專利請求的范圍所記載的發(fā)明及其均等的范圍。
【主權項】
1.一種半導體裝置，具備:層疊體，該層疊體包括多個半導體芯片，所述多個半導體芯片的至少一部分具有貫通 所述半導體芯片的電極，所述多個半導體芯片層疊并且通過所述電極互相連接，該層疊體 具有第1寬度；硅基板，設置在所述層疊體的第1面上，具有比所述第1寬度寬的第2寬度；布線層，設置在所述層疊體的第2面上；以及 樹脂，設置在所述層疊體的周圍。2.如權利要求1所述的半導體裝置，所述硅基板具有切割部，所述切割部與所述層疊體所配置的區(qū)域相比位于更外側，所述樹脂設置在所述切割部內。3.如權利要求2所述的半導體裝置，所述切割部從所述硅基板的第3面貫通到第4面，所述第3面與所述層疊體的所述第1面對置，所述第4面位于與所述第3面相反一側。4.如權利要求3所述的半導體裝置，所述切割部內的所述樹脂從所述硅基板的所述第4面露出。5.如權利要求2所述的半導體裝置，所述切割部是從所述硅基板的與所述層疊體的所述第1面對置的面凹陷的凹部。6.如權利要求1所述的半導體裝置，所述硅基板具有一個半導體芯片的厚度以上的厚度。7.如權利要求1所述的半導體裝置，所述硅基板的中央部的厚度與所述硅基板的端部的厚度不同。8.如權利要求1所述的半導體裝置，所述硅基板的所述第2寬度與所述布線層的第3寬度相等。9.如權利要求1所述的半導體裝置，所述硅基板的所述第2寬度比所述布線層的第3寬度窄。10.如權利要求1所述的半導體裝置，所述硅基板的側面的至少一部分被所述樹脂覆蓋。11.如權利要求1所述的半導體裝置，所述硅基板的側面全部從所述樹脂露出。12.如權利要求1所述的半導體裝置，所述半導體裝置具有第1芯片，該第1芯片設置在所述布線層與所述層疊體的所述第 2面之間，與所述層疊體電連接，并具有比所述第1寬度窄的第4寬度。13.—種半導體裝置，具備:層疊體，該層疊體包括多個半導體芯片，所述多個半導體芯片具有貫通所述半導體芯 片的電極，所述多個半導體芯片層疊并且通過所述電極互相連接，該層疊體具有第1寬度； 硅基板，設置在所述層疊體的第1面上，具有所述第1寬度，并構成半導體芯片； 布線層，設置在所述層疊體的第2面上；以及樹脂，設置在所述層疊體的周圍，所述硅基板具有所述層疊體的一個半導體芯片的厚度以上的厚度。14.如權利要求13所述的半導體裝置，所述硅基板的中央部的厚度與所述硅基板的端部的厚度不同。15.如權利要求13所述的半導體裝置，所述硅基板的中央部的厚度比所述硅基板的端部的厚度薄。16.如權利要求13所述的半導體裝置，所述硅基板的中央部的厚度比所述硅基板的端部的厚度厚。17.如權利要求13所述的半導體裝置，所述半導體裝置具有第1芯片，該第1芯片設置在所述布線層與所述層疊體的所述第 2面之間，與所述層疊體電連接，具有比所述第1寬度窄的第2寬度。18.—種半導體裝置的制造方法，具備:形成層疊體的工序，該層疊體是在硅基板上使具有貫通半導體芯片的電極的多個半導 體芯片層疊，所述多個半導體芯片通過所述電極互相連接而成的；將布線層連接于所述層疊體的工序；在所述硅基板上及所述層疊體的周圍形成樹脂的工序；以及 切削所述硅基板而使所述硅基板的厚度變薄的工序。19.如權利要求18所述的半導體裝置的制造方法，所述層疊體具有第1寬度，所述硅基板具有比所述第1寬度寬的第2寬度。20.如權利要求18所述的半導體裝置的制造方法，所述半導體裝置的制造方法還具備，在形成所述層疊體前在所述硅基板形成切割部的工序，所述切割部與形成有所述層疊體的區(qū)域相比位于更外側，所述樹脂形成在所述切割部內。
【文檔編號】H01L23/13GK105977242SQ201510547161
【公開日】2016年9月28日
【申請日】2015年8月31日
【發(fā)明人】栗田洋郎, 栗田洋一郎
【申請人】株式會社東芝