一種半導體器件及其制造方法和電子裝置的制造方法
【專利摘要】本發(fā)明提供一種半導體器件及其制造方法和電子裝置，包括：提供半導體襯底，在所述半導體襯底上形成有多個鰭片，以及位于每個所述鰭片頂面上的應力層；沉積形成接觸孔蝕刻停止層，以覆蓋所述半導體襯底的表面、所述鰭片的側壁以及所述應力層的頂面和側壁；形成第一層間介電層，以填充相鄰鰭片之間的間隙，在所述第一層間介電層中形成有填充空洞；回蝕刻所述第一層間介電層停止于所述填充空洞的上方；在剩余的所述第一層間介電層暴露的表面上形成阻擋襯墊層；在所述阻擋襯墊層上形成第二層間介電層。根據本發(fā)明的制造方法，避免了應力層對于器件的污染，提高了介電層的強度和致密性，同時增大了工藝窗口，進而提高了器件的良率和性能。
【專利說明】
一種半導體器件及其制造方法和電子裝置
技術領域
[0001]本發(fā)明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法和電子
目.0
【背景技術】
[0002]隨著半導體技術的不斷發(fā)展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導體工業(yè)已經進步到納米技術工藝節(jié)點，特別是當半導體器件尺寸降到20nm或以下時，半導體器件的制備受到各種物理極限的限制。減小的特征結構尺寸造成器件上的結構特征的空間尺寸減小。器件上間隙與溝槽的寬度變窄到間隙深度對寬度的深寬比高到足以導致介電材料填充間隙相當不易的程度。
[0003]在FinFET制程中，一般采用流動式化學氣相沉積法(Flowable CVD)形成層間介電層。然而在源漏區(qū)，形成于鰭片頂面上的SiGe或SiC應力層尺寸波動大，形狀不規(guī)則，導致相鄰鰭片之間的間隙變的更窄，對于FCVD層間介電材料的填充能力影響很大，導致填充空洞的出現(xiàn)，如圖1所示，進而降低了層間介電層的致密性。
[0004]因此，為了解決上述技術問題，有必要提出一種新的制造方法。

【發(fā)明內容】

[0005]在
【發(fā)明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0006]為了克服目前存在問題，本發(fā)明實施例一提供一種半導體器件的制造方法，包括:
[0007]提供半導體襯底，在所述半導體襯底上形成有多個鰭片，以及位于每個所述鰭片頂面上的應力層，在所述應力層的上方與所述鰭片延伸方向相垂直的方向上形成有若干條狀柵極結構；
[0008]沉積形成接觸孔蝕刻停止層，以覆蓋所述半導體襯底的表面、所述鰭片的側壁以及所述應力層的頂面和側壁；
[0009]形成第一層間介電層，以填充相鄰鰭片之間的間隙，其中，所述第一層間介電層的頂面高于所述應力層的頂面，在所述第一層間介電層中形成有填充空洞；
[0010]回蝕刻所述第一層間介電層停止于所述填充空洞的上方；
[0011]在剩余的所述第一層間介電層暴露的表面上形成阻擋襯墊層；
[0012]在所述阻擋襯墊層和接觸孔蝕刻停止層上形成第二層間介電層。
[0013]可選地，所述應力層的材料為SiGe或者SiC。
[0014]可選地，在形成所述第一層間介電層之前，還包括在所述接觸孔蝕刻停止層上形成高深寬比HARP襯墊層的步驟。
[0015]可選地，所述高深寬比HARP襯墊層為采用化學氣相沉積或原子層沉積工藝形成的氧化物層。
[0016]可選地，在形成所述第一層間介電層之前還包括采用SiCoNi干法刻蝕工藝回蝕刻所述高深寬比HARP襯墊層的步驟或采用臭氧對所述高深寬比HARP襯墊層進行處理的步驟。
[0017]可選地，所述阻擋襯墊層的材料為氧化物或氮化物。
[0018]可選地，所述阻擋襯墊層的厚度為2nm?15nm。
[0019]可選地，形成所述第一層間介電層和所述第二層間介電層的步驟包括:
[0020]沉積可流動介電材料；
[0021 ] 依次對所述可流動介電材料進行固化處理和退火處理。
[0022]可選地，采用去離子水結合臭氧進行所述固化處理。
[0023]可選地，所述退火處理為蒸氣退火或干法退火或兩者的組合。
[0024]本發(fā)明實施例二提供一種半導體器件，包括:
[0025]半導體襯底；
[0026]位于所述半導體襯底正面的間隔的若干鰭片，以及位于每個所述鰭片頂面上的應力層；
[0027]在所述應力層的上方與所述鰭片延伸方向相垂直的方向上形成有若干條狀柵極結構；
[0028]覆蓋所述半導體襯底的表面、所述鰭片的側壁以及所述應力層的頂面和側壁的接觸孔蝕刻停止層；
[0029]位于所述接觸孔蝕刻停止層上方的第一層間介電層，其中，在所述第一層間介電層中形成有填充空洞，所述第一層間介電層的頂面低于所述應力層的上表面；
[0030]位于所述第一層間介電層頂面上方的阻擋襯墊層；
[0031]位于所述阻擋襯墊層和所述接觸孔蝕刻停止層上的第二層間介電層。
[0032]可選地，所述應力層的材料為SiGe或者SiC。
[0033]可選地，所述阻擋襯墊層的材料為氧化硅或氮化硅，用于保護所述填充空洞。
[0034]可選地，在所述第一層間介電層與所述接觸孔蝕刻停止層之間還形成有高深寬比HARP襯墊層。
[0035]本發(fā)明實施例三提供一種電子裝置，所述電子裝置包括前述的半導體器件。
[0036]綜上所述，根據本發(fā)明的制造方法，所述第一層間介電層、所述阻擋襯墊層和所述第二層間介電層組成的疊層作為器件的介電層，其中阻擋襯墊層對填充空洞起到保護作用，避免了應力層對于器件的污染，提高了介電層的強度和致密性，同時增大了工藝窗口，另外，整個制程的工藝溫度低，提高了可流動介電材料的間隙填充能力，進而提高了器件的良率和性能。
【附圖說明】
[0037]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0038]附圖中:
[0039]圖1示出了現(xiàn)有的一種FinFET器件的剖面示意圖；
[0040]圖2A-2G為根據本發(fā)明一個【具體實施方式】依次實施的步驟所獲得器件的示意圖；
[0041]圖3為根據本發(fā)明一個【具體實施方式】依次實施的步驟的工藝流程圖；
[0042]圖4為根據本發(fā)明實施例二中的半導體器件的剖面示意圖。
【具體實施方式】
[0043]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0044]應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0045]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接至IJ”或“耦合至IJ”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術語限制。這些術語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0046]空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。
[0047]在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復數(shù)形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0048]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發(fā)明提出的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述夕卜，本發(fā)明還可以具有其他實施方式。
[0049]實施例一
[0050]下面，參照圖2A-2G以及圖3來描述根據本發(fā)明實施例一的方法依次實施的詳細步驟。
[0051]如圖2A所示，提供半導體襯底200，在所述半導體襯底200上形成有多個鰭片201，以及位于每個所述鰭片201頂面上的應力層202a、202b，在所述應力層202a、202b的上方與所述鰭片201延伸方向相垂直的方向上形成有若干條狀柵極結構20。
[0052]所述半導體襯底200可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。此外，半導體襯底200上可以被定義有源區(qū)。
[0053]在所述半導體襯底200上形成有多個鰭片201，作為一實例，所述鰭片201的形成方法為在所述半導體襯底上形成硬掩膜層，例如氮化硅，接著在所述硬掩膜層上形成圖案化的光刻膠層，所述光刻膠層定義了所述鰭片201，然后以所述光刻膠掩膜層為掩膜蝕刻所述硬掩膜層和所述半導體襯底，在所述半導體襯底上形成鰭片，然后去除所述光刻膠掩膜層，去除所述光刻膠掩膜層的方法可以為氧化灰化法。需要注意的是，所述鰭片201的形成僅僅是示例性的，并不局限于該方法。
[0054]在所述半導體襯底200上還形成有隔離結構21，例如在所述半導體襯底200上形成淺溝槽隔離或局部氧化物層，在本發(fā)明的一【具體實施方式】中，較佳地形成淺溝槽隔離結構，所述淺溝槽隔離的形成方法可以選用現(xiàn)有技術中常用的方法，例如首先，在半導體襯底上沉積氧化物層，接著回蝕刻所述氧化物層，形成頂部低于所述鰭片201的淺溝槽隔離結構。
[0055]應力層202a、202b位于每個所述鰭片201頂面上，對于PFET而言，所述應力層202a的材料為鍺硅層；對于NFET而言，所述應力層202b的材料為碳硅層。示例性地，所述應力層202a、202b具有不規(guī)則形狀，其尺寸變化波動大，如圖2A中沿AA方向的剖面示意圖所示，由于其尺寸的波動大，導致相鄰鰭片201之間的間隙變的更窄，導致之后層間介電層的填充變的更加困難。
[0056]在所述應力層202a、202b的上方與所述鰭片201延伸方向相垂直的方向上形成有若干條狀柵極結構20 ο作為示例，柵極結構20包括自下而上層疊的柵極介電層和柵極材料層。所述柵極介電層包括氮氧化物層，例如氮氧化硅(S1N)層，或者高k介電層，所述高k介電層的材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鎖鈦、氧化鋇鈦、氧化鎖鈦、氧化鋁等，特別優(yōu)選的是氧化給、氧化錯或氧化鋁。所述柵極材料層105包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層可包括氮化鈦(TiN)層；導電性金屬氧化物層可包括氧化銥(IrO2)層；金屬硅化物層可包括硅化鈦(TiSi)層。
[0057]如圖2B所示，沉積形成接觸孔蝕刻停止層203，以覆蓋所述半導體襯底200的表面、所述鰭片201的側壁以及所述應力層202a、202b的頂面和側壁。
[0058]可選地，所述接觸孔蝕刻停止層203的材料為氮化硅或其他適合的材料?？梢允褂冒ǖ幌抻?通過物理氣相沉積、化學氣相沉積等合適的沉積工藝或者其他氮化工藝形成接觸孔蝕刻停止層(CESL)。
[0059]如圖2C所示，在所述接觸孔蝕刻停止層203上形成高深寬比HARP襯墊層204。
[0060]可選地，所述高深寬比HARP襯墊層可以為采用化學氣相沉積或原子層沉積工藝形成的氧化物層。
[0061 ] 示例性地，還可以采用SiCoNi干法刻蝕工藝回蝕刻所述高深寬比HARP襯墊層204或采用臭氧對所述高深寬比HARP襯墊層204進行處理。
[0062]在一個示例中，可以采用包括氨水、雙氧水和去離子水的混合溶液(SCl溶液)或臭氧氣體或任何其他合適的氣體或溶液清洗所述高深寬比HARP襯墊層204。采用富含氧的溶液或氣體對高深寬比HARP襯墊層進行清洗/處理可以增加高深寬比HARP襯墊層中的氧含量，例如使硅與氧結合等。因此，可以使得高深寬比HARP襯墊層204轉變?yōu)楹休^多活性氧的富氧襯墊層。
[0063]如圖2D所示，形成第一層間介電層205，以填充相鄰鰭片201之間的間隙，其中，所述第一層間介電層205的頂面高于所述應力層202a、202b的頂面，在所述第一層間介電層205中形成有填充空洞。
[0064]第一層間介電層205的材料可以包括可流動二氧化硅或者氮氧化硅。
[0065]在一個示例中，形成所述第一層間介電層205的步驟包括:沉積可流動介電材料；依次對所述可流動介電材料進行固化處理和退火處理。
[0066]示例性地，可流動介電材料可以通過旋轉涂覆電介質(SOD)形成，比如硅酸鹽、娃氧燒、甲基倍半娃氧燒(methyl SilsesQu1xane, MSQ)、氫倍半娃氧燒(hydrogenSilseQu1xane, HSQ)、MSQ/HSQ、全氫娃氮燒(perhydrosilazane, TCPS)或者全氫聚娃氮燒(perhydro-polysilazane, PSZ)。在另一個示例中，以Si(Vf^為層間介電層，其中可流動介電材料的形成方法選用流動式化學氣相沉積法(Flowable CVD, FCVD)，采用含硅前驅物(例如有機硅烷)和含氧前驅物(例如氧氣、臭氧或氮氧化合物等)反應，在襯底上形成氧化硅層，形成的氧化硅層含有高濃度的硅-氫氧鍵(S1-OH)，這些鍵可增加氧化硅的流動性，使氧化硅層具有絕佳的流動性，并可快速移入襯底上的間隙或溝槽內。
[0067]對可流動介電材料實施固化處理步驟。在一個實施例中，在使用去離子水并結合03的條件下實施固化處理，其中，O 3的流量范圍為100?5000SCCm，實施固化處理的溫度處于10°C到500°C的范圍內。實施固化處理的壓力范圍為Itorr?760torr?？梢韵嘈?，固化可流動介電材料使得S1-O鍵網絡能夠進行轉化，從而增加第一層間介電層的密度。
[0068]所述退火處理可采用蒸氣退火或干法退火，也可單獨或兩者結合使用，也可結合其他退火技術來退火該可流動介電層，包括等離子體退火、紫外光退火、電子束退火及/或微波退火等。干法退火的氣氛可為干燥氮氣、氦氣或氬氣等。可選地，退火溫度范圍為400?600°C，或者其它能提高可流動介電材料質量的溫度均可適用于本發(fā)明。
[0069]通過上述步驟獲得最終的第一層間介電層205，然而由于應力層202a、202b尺寸的波動大，導致相鄰鰭片201之間的間隙變的更窄，以至于使得第一層間介電層的填充能力變差，產生填充空洞，而填充空洞的影響器件的可靠性和穩(wěn)定性。
[0070]如圖2E所示，回蝕刻所述第一層間介電層205停止于所述填充空洞的上方。
[0071]回蝕刻工藝可以采用SiCoNi刻蝕或干法刻蝕等?；匚g刻工藝具有第一層間介電層205對接觸孔蝕刻停止層203的高蝕刻選擇比。其中，在進行SiCoNi刻蝕時，可以選用原位SiCoNi刻蝕或非原位SiCoNi刻蝕來去除氧化硅。在本發(fā)明的一具體實施例中，可以采用干法刻蝕執(zhí)行回刻蝕工藝，干法蝕刻工藝包括但不限于:反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。例如采用等離子體刻蝕，刻蝕氣體可以采用基于氧氣(02-based)的氣體。
[0072]所述回蝕刻工藝使得剩余所述第一層間介電層205的頂面低于所述應力層202a、202b的頂面，或者與所述應力層202a、202b的頂面齊平。
[0073]如圖2F所示，在剩余所述第一層間介電層205暴露的表面上形成阻擋襯墊層206。
[0074]阻擋襯墊層206可以包括數(shù)種襯墊材料的任何一種，包括但不限于:氧化物襯墊材料或氮化物襯墊材料，示例性地，阻擋襯墊層206包括氧化物襯墊材料?？蛇x地，所述氮化物可以為氮化硅?？梢允褂冒ǖ幌抻?化學氣相沉積方法或原子層沉積方法形成的阻擋襯墊層206。在一個示例中，使用化學氣相沉積方法形成氧化物襯墊層，因其具有足夠高的致密性?？蛇x地，所述阻擋襯墊層206的厚度范圍為2?15nm，例如5nm、7nm或10nm，但并不限于上述厚度，可根據制程能力進行適當調整。由于阻擋襯墊層的致密性及強度更高，可以對第一層間介電層內的填充空洞提供保護作用，以降低填充空洞對器件性能的影響程度。
[0075]如圖2G所示，在所述阻擋襯墊層206上形成第二層間介電層207。
[0076]第二層間介電層207的材料可以包括可流動二氧化硅或者氮氧化硅?？刹捎门c形成所述第一層間介電層205相類似的方法形成所述第二層間介電層207，在此不作贅述。
[0077]示例性地，所述第二層間介電層207的頂面高于所述應力層202a、202b的頂面。
[0078]至此完成了器件的介電層的制作過程。上述半導體器件的制造方法可以適用于各種采用可流動的介電材料進行間隙填充的工藝，尤其是具有填充空洞的介電材料，例如可適用于任何技術節(jié)點(例如45nm及以下)的后高k/金屬柵極工藝或鰭式場效應晶體管(FinFET)工藝中的層間介電層的形成。
[0079]綜上所述，根據本發(fā)明的制造方法，所述第一層間介電層、所述阻擋襯墊層和所述第二層間介電層組成的疊層作為器件的介電層，其中阻擋襯墊層對填充空洞起到保護作用，避免了應力層對于器件的污染，提高了介電層的強度和致密性，同時增大了工藝窗口，另外，整個制程的工藝溫度低，提高了可流動介電材料的間隙填充能力，進而提高了器件的良率和性能。
[0080]參照圖3，示出了本發(fā)明一個【具體實施方式】依次實施的步驟的工藝流程圖，用于簡要示出整個制造工藝的流程。
[0081]在步驟301中，提供半導體襯底，在所述半導體襯底上形成有多個鰭片，以及位于每個所述鰭片頂面上的應力層，在所述應力層的上方與所述鰭片延伸方向相垂直的方向上形成有若干條狀柵極結構；
[0082]在步驟302中，沉積形成接觸孔蝕刻停止層，以覆蓋所述半導體襯底的表面、所述鰭片的側壁以及所述應力層的頂面和側壁；
[0083]在步驟303中，形成第一層間介電層，以填充相鄰鰭片之間的間隙，其中，所述第一層間介電層的頂面高于所述應力層的頂面，在所述第一層間介電層中形成有填充空洞；
[0084]在步驟304中，回蝕刻所述第一層間介電層停止于所述填充空洞的上方；
[0085]在步驟305中，在暴露的所述第一層間介電層表面上形成阻擋襯墊層；
[0086]在步驟306中，在所述阻擋襯墊層和接觸孔蝕刻停止層上形成第二層間介電層。
[0087]實施例二
[0088]參考圖4，本實施例提供一種采用實施例一中方法制作的半導體器件，包括:
[0089]半導體襯底400，所述半導體襯底400可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。此外，半導體襯底上可以被定義有源區(qū)。
[0090]在所述半導體襯底400上還形成有隔離結構41，例如在所述半導體襯底400上形成淺溝槽隔離或局部氧化物層，在本發(fā)明的一【具體實施方式】中，較佳地所述隔離結構41為淺溝槽隔離結構。
[0091]位于所述半導體襯底400正面的間隔的若干鰭片401，以及位于每個所述鰭片401頂面上的應力層402a、402b。示例性地，對于PFET而言，所述應力層402a的材料為鍺硅層；對于NFET而言，所述應力層402b的材料為碳硅層。示例性地，所述應力層402a、402b具有不規(guī)則形狀，其尺寸變化波動大。
[0092]在所述應力層402a、402b的上方與所述鰭片401延伸方向相垂直的方向上形成有若干條狀柵極結構。作為示例，柵極結構包括自下而上層疊的柵極介電層和柵極材料層。
[0093]覆蓋所述半導體襯底400的表面、所述鰭片401的側壁以及所述應力層402a、402b的頂面和側壁的接觸孔蝕刻停止層403?？蛇x地，所述接觸孔蝕刻停止層403的材料為氮化硅或其他適合的材料。可以使用包括但不限于:通過物理氣相沉積、化學氣相沉積等合適的沉積工藝或者其他氮化工藝形成接觸孔蝕刻停止層(CESL)。
[0094]位于所述接觸孔蝕刻停止層403上方的第一層間介電層404，其中，在所述第一層間介電層404中形成有填充空洞。第一層間介電層404的材料可以包括可流動二氧化硅或者氮氧化硅。在一個示例中，第一層間介電層404的形成方法選用流動式化學氣相沉積法(Flowable CVD, FCVD)。所述第一層間介電層404的頂面低于所述應力層402a、402b的頂面，或者與所述應力層402a、402b的頂面齊平。
[0095]較佳地，在所述第一層間介電層404與所述接觸孔蝕刻停止層403之間還形成有高深寬比HARP襯墊層(未示出)。
[0096]位于所述第一層間介電層404頂面上方的阻擋襯墊層405。阻擋襯墊層405可以包括數(shù)種襯墊材料的任何一種，包括但不限于:氧化物襯墊材料或氮化物襯墊材料，示例性地，阻擋襯墊層405包括氧化物襯墊材料?？蛇x地，所述氮化物可以為氮化硅可選地，所述阻擋襯墊層405的厚度范圍為2?15nm，例如5nm、7nm或10nm，但并不限于上述厚度，可根據制程能力進行適當調整。由于阻擋襯墊層405的致密性及強度更高，可以對第一層間介電層404內的填充空洞提供保護作用，以降低填充空洞對器件性能的影響程度。
[0097]位于所述阻擋襯墊層405和所述接觸孔蝕刻停止層403上的第二層間介電層406。較佳地，所述第二層間介電層406的頂面高于所述應力層402a、402b的頂面。第二層間介電層406的材料可以包括可流動二氧化硅或者氮氧化硅。較佳地，所述第二層間介電層406與所述第一層間介電層404的材料相同。
[0098]綜上所述，根據本發(fā)明的半導體器件，所述第一層間介電層、所述阻擋襯墊層和所述第二層間介電層組成的疊層作為器件的介電層，其中阻擋襯墊層對填充空洞起到保護作用，避免了應力層對于器件的污染，提高了介電層的強度和致密性，進而使得器件具有優(yōu)異的性能。
[0099]實施例三
[0100]本發(fā)明還提供了一種電子裝置，包括半導體器件。其中，半導體器件為實施例二所述的半導體器件，或根據實施例一所述的制造方法得到的半導體器件。
[0101]本實施例的電子裝置，可以是手機、平板電腦、筆記本電腦、上網本、游戲機、電視機、V⑶、DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產品或設備，也可為任何包括所述半導體器件的中間產品。本發(fā)明實施例的電子裝置，由于使用了上述的半導體器件，因而具有更好的性能。
[0102]本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種半導體器件的制造方法，包括: 提供半導體襯底，在所述半導體襯底上形成有多個鰭片，以及位于每個所述鰭片頂面上的應力層，在所述應力層的上方與所述鰭片延伸方向相垂直的方向上形成有若干條狀柵極結構； 沉積形成接觸孔蝕刻停止層，以覆蓋所述半導體襯底的表面、所述鰭片的側壁以及所述應力層的頂面和側壁； 形成第一層間介電層，以填充相鄰鰭片之間的間隙，其中，所述第一層間介電層的頂面高于所述應力層的頂面，在所述第一層間介電層中形成有填充空洞； 回蝕刻所述第一層間介電層停止于所述填充空洞的上方； 在剩余的所述第一層間介電層暴露的表面上形成阻擋襯墊層； 在所述阻擋襯墊層和接觸孔蝕刻停止層上形成第二層間介電層。2.根據權利要求1所述的制造方法，其特征在于，所述應力層的材料為SiGe或者SiC。3.根據權利要求1所述的制造方法，其特征在于，在形成所述第一層間介電層之前，還包括在所述接觸孔蝕刻停止層上形成高深寬比HARP襯墊層的步驟。4.根據權利要求3所述的制造方法，其特征在于，所述高深寬比HARP襯墊層為采用化學氣相沉積或原子層沉積工藝形成的氧化物層。5.根據權利要求3所述的制造方法，其特征在于，在形成所述第一層間介電層之前還包括采用SiCoNi干法刻蝕工藝回蝕刻所述高深寬比HARP襯墊層的步驟或采用臭氧對所述高深寬比HARP襯墊層進行處理的步驟。6.根據權利要求1所述的制造方法，其特征在于，所述阻擋襯墊層的材料為氧化物或氮化物。7.根據權利要求1所述的制造方法，其特征在于，所述阻擋襯墊層的厚度為2nm?15nm08.根據權利要求1所述的制造方法，其特征在于，形成所述第一層間介電層和所述第二層間介電層的步驟包括: 沉積可流動介電材料； 依次對所述可流動介電材料進行固化處理和退火處理。9.根據權利要求8所述的制造方法，其特征在于，采用去離子水結合臭氧進行所述固化處理。10.根據權利要求8所述的制造方法，其特征在于，所述退火處理為蒸氣退火或干法退火或兩者的組合。11.一種半導體器件，包括: 半導體襯底； 位于所述半導體襯底正面的間隔的若干鰭片，以及位于每個所述鰭片頂面上的應力層； 在所述應力層的上方與所述鰭片延伸方向相垂直的方向上形成有若干條狀柵極結構； 覆蓋所述半導體襯底的表面、所述鰭片的側壁以及所述應力層的頂面和側壁的接觸孔蝕刻停止層； 位于所述接觸孔蝕刻停止層上方的第一層間介電層，其中，在所述第一層間介電層中形成有填充空洞，所述第一層間介電層的頂面低于所述應力層的上表面； 位于所述第一層間介電層頂面上方的阻擋襯墊層； 位于所述阻擋襯墊層和所述接觸孔蝕刻停止層上的第二層間介電層。12.根據權利要求11所述的半導體器件，其特征在于，所述應力層的材料為SiGe或者SiC013.根據權利要求11所述的半導體器件，其特征在于，所述阻擋襯墊層的材料為氧化硅或氮化硅，用于保護所述填充空洞。14.根據權利要求11所述的半導體器件，其特征在于，在所述第一層間介電層與所述接觸孔蝕刻停止層之間還形成有高深寬比HARP襯墊層。15.一種電子裝置，所述電子裝置包括權利要求11所述的半導體器件。
【文檔編號】H01L21/336GK105845725SQ201510014336
【公開日】2016年8月10日
【申請日】2015年1月12日
【發(fā)明人】曾以志
【申請人】中芯國際集成電路制造(上海)有限公司