200。去除了由硬掩模103暴露的絕緣層102的部分以暴露襯底101?？梢允褂脤?duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的蝕刻技術(shù)(例如但不限于濕法蝕刻、以及干法蝕刻)來(lái)去除絕緣層102的部分。在實(shí)施例中，使用氫氟酸(“ΗΓ )溶液來(lái)蝕刻氧化硅構(gòu)成的絕緣層104。
[0048]如圖2中所示，去除由絕緣層102暴露的襯底的部分以形成溝槽104。溝槽具有深度201和寬度127。在實(shí)施例中，深度201為從大約2微米(“μπι”)到大約3μπι，并且寬度127處于從大約20μπι到大約500μπι。在一個(gè)實(shí)施例中，使用對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的一項(xiàng)或多項(xiàng)蝕刻技術(shù)來(lái)蝕刻襯底101的部分。在實(shí)施例中，蝕刻溶液(例如，四甲基氫氧化銨(“ΤΜΑΗ”)、氫氧化鉀(“Κ0Η” )、氫氧化銨(“ΝΗ40Η”))用于各向異性地蝕刻Si襯底。在實(shí)施例中，使用氣體SF6、XeF2、BC13、C12、或者它們的任何組合的干法蝕刻用于蝕刻硅襯底。
[0049]如圖2中所示，從絕緣層102去除硬掩模層103?？梢酝ㄟ^(guò)拋光工藝(例如，如對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)是公知的化學(xué)機(jī)械平坦化(“CMP”)工藝)來(lái)從絕緣層中去除硬掩模。
[0050]圖11是電子器件結(jié)構(gòu)的三維(“3D”)視圖，在圖2中描繪了該電子器件結(jié)構(gòu)的截面視圖。如圖11中所示，絕緣層102沉積在襯底101上。如上文所述，溝槽(例如溝槽104和123)穿過(guò)絕緣層102形成于襯底101中。溝槽104具有長(zhǎng)度122和寬度127。在實(shí)施例中，長(zhǎng)度122是從大約50μπι到大約ΙΟΟμπι，并且寬度127是從大約50μπι到大約ΙΟΟμπι。在至少一些實(shí)施例中，溝槽104和溝槽123包括島，如在下文中進(jìn)一步詳細(xì)描述的，在所述島中形成基于m-v材料的器件。在至少一些實(shí)施例中，絕緣層102覆蓋襯底101上的CMOS器件區(qū)。在至少一些實(shí)施例中，在Si CMOS處理之前在Si CMOS晶片內(nèi)創(chuàng)建溝槽(例如溝槽104和溝槽123)。在至少一些實(shí)施例中，溝槽(例如溝槽104和溝槽123)由電路設(shè)計(jì)者預(yù)先確定。
[0051]圖3是根據(jù)一個(gè)實(shí)施例的在溝槽104的底部301上形成經(jīng)圖案化的硬掩模層105之后的與圖2類(lèi)似的視圖300。可以使用對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的圖案化技術(shù)和蝕刻技術(shù)中的任一項(xiàng)技術(shù)來(lái)對(duì)沉積在溝槽104的底部301上的硬掩模層105進(jìn)行圖案化。在至少一些實(shí)施例中，硬掩模層105包括氧化鋁(例如，A1203);多晶硅、無(wú)定形硅、多晶鍺(“Ge”)、難熔金屬(例如，媽(“W”)、鉬(“Mo”)、或其它難熔金屬)、或者它們的組合。
[0052]圖4是根據(jù)一個(gè)實(shí)施例的在通過(guò)經(jīng)圖案化的硬掩模層105對(duì)襯底進(jìn)行蝕刻以形成多個(gè)臺(tái)面結(jié)構(gòu)(例如臺(tái)面結(jié)構(gòu)106和臺(tái)面結(jié)構(gòu)107)之后的與圖3類(lèi)似的視圖400。如圖4中所示，臺(tái)面結(jié)構(gòu)具有高度(例如高度110)和寬度(例如寬度108)。在至少一些實(shí)施例中，臺(tái)面結(jié)構(gòu)的高度是從大約100nm到大約500nm。在至少一些實(shí)施例中，臺(tái)面結(jié)構(gòu)的寬度是從大約5μπι到大約ΙΟμπι。臺(tái)面結(jié)構(gòu)分開(kāi)距離109。在至少一些實(shí)施例中，臺(tái)面結(jié)構(gòu)之間的距離由在工藝中稍后形成在臺(tái)面結(jié)構(gòu)上方的m-v材料層的橫向過(guò)度生長(zhǎng)速率與縱向生長(zhǎng)速率的比率來(lái)預(yù)先確定。例如，如果m-v材料層的橫向過(guò)度生長(zhǎng)速率與縱向生長(zhǎng)速率的比率為大約10:1，并且m-V材料層的厚度為大約ιμπι，則臺(tái)面結(jié)構(gòu)之間的距離為大約20μπι。在至少一些實(shí)施例中，臺(tái)面結(jié)構(gòu)之間的距離是從大約Ιμπι到大約50μηι。
[0053]臺(tái)面結(jié)構(gòu)可具有方形形狀;矩形形狀、多邊形形狀、或者它們的任何組合。
[0054]在實(shí)施例中，在硅襯底上的溝槽(例如溝槽104)內(nèi)，存在具有用于ΙΠ-氮(“N”)外延的暴露的硅表面的若干硅臺(tái)面結(jié)構(gòu)。這些臺(tái)面結(jié)構(gòu)可以是方形、矩形或成類(lèi)多邊形的，并可以以用于有效m-N橫向生長(zhǎng)的各個(gè)方向進(jìn)行取向。
[0055]在一個(gè)實(shí)施例中，使用對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的一項(xiàng)或多項(xiàng)蝕刻技術(shù)來(lái)形成臺(tái)面結(jié)構(gòu)。在實(shí)施例中，通過(guò)對(duì)使用蝕刻溶液(例如，四甲基氫氧化銨(“TMAH” )、氫氧化鉀(“Κ0Η” )、氫氧化銨(“NH40H”))的溝槽內(nèi)的經(jīng)圖案化的硬掩模層所暴露的Si襯底的部分進(jìn)行蝕刻而形成臺(tái)面結(jié)構(gòu)。在實(shí)施例中，通過(guò)對(duì)使用氣體SF6、XeF2、BC13、C12、或者它們的任何組合的溝槽內(nèi)的經(jīng)圖案化的硬掩模層所暴露的Si襯底的部分進(jìn)行干法蝕刻來(lái)形成臺(tái)面結(jié)構(gòu)。在實(shí)施例中，臺(tái)面結(jié)構(gòu)104沿著預(yù)先確定的結(jié)晶方向進(jìn)行取向。
[0056]圖15B是根據(jù)一個(gè)實(shí)施例的圖示硅晶片1501上的硅臺(tái)面結(jié)構(gòu)取向的示例的視圖1510。如圖15B中所示，在Si(100)晶片1501上存在不同的晶體方向，例如方向1502、1503、以及1504。臺(tái)面結(jié)構(gòu)中的每個(gè)臺(tái)面結(jié)構(gòu)可以沿這些方向中的一個(gè)方向?qū)R。在實(shí)施例中，臺(tái)面結(jié)構(gòu)104沿〈110〉結(jié)晶方向?qū)R。在實(shí)施例中，臺(tái)面結(jié)構(gòu)104沿〈100〉結(jié)晶方向?qū)R。在實(shí)施例中，臺(tái)面結(jié)構(gòu)104沿〈010〉結(jié)晶方向?qū)R。
[0057]圖5是根據(jù)一個(gè)實(shí)施例的在位于襯底上的溝槽中的臺(tái)面結(jié)構(gòu)上的經(jīng)圖案化的硬掩模層105上共形地沉積絕緣層111之后的與圖4類(lèi)似的視圖500。絕緣層111填充臺(tái)面結(jié)構(gòu)外部的空間并覆蓋溝槽的側(cè)壁。如圖5中所示，絕緣層填充臺(tái)面結(jié)構(gòu)106與臺(tái)面結(jié)構(gòu)107之間的空間、臺(tái)面結(jié)構(gòu)106與溝槽104的側(cè)壁112之間的空間、以及臺(tái)面結(jié)構(gòu)107與溝槽104的側(cè)壁113之間的空間。絕緣層111覆蓋溝槽的側(cè)壁112和側(cè)壁113。在實(shí)施例中，絕緣層111是氧化硅(例如，3池)層、氮化硅層、氧化招(11203”)、氮氧化娃(％0『)、其它氧化物/氮化物層、它們的任何組合、或者由電子器件設(shè)計(jì)確定的其它電絕緣層。在實(shí)施例中，絕緣層111的厚度是從大約lOOnm到大約500nm。在實(shí)施例中，整個(gè)溝槽104由薄的(從大約50nm到大約lOOnm)的氧化物層或氮化物層來(lái)內(nèi)襯。氮化物/氧化物層還填充了硅臺(tái)面之間的區(qū)域。在一個(gè)實(shí)施例中，絕緣層111包括層間電介質(zhì)(ILD)，例如二氧化硅。在一個(gè)實(shí)施例中，絕緣層111是低電容率(低k)ILD層。通常來(lái)說(shuō)，低k指的是介電常數(shù)(電容率k)低于二氧化硅的電容率的電介質(zhì)。
[0058]可以使用共形的沉積技術(shù)(例如但不限于化學(xué)氣相沉積(CVD)、以及物理氣相沉積(PVD)、分子束外延(“MBE”)、金屬有機(jī)化學(xué)氣相沉積(“M0CVD”)、原子層沉積(“ALD”)、或者對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的其它共形生長(zhǎng)技術(shù))中的任何技術(shù)來(lái)在臺(tái)面結(jié)構(gòu)上方共形地沉積絕緣層111。在實(shí)施例中，使用低溫CVD工藝來(lái)在臺(tái)面結(jié)構(gòu)上方共形地沉積絕緣層111。
[0059]圖6是根據(jù)一個(gè)實(shí)施例的在去除頂部硬掩模層105上的絕緣層111的部分以暴露臺(tái)面結(jié)構(gòu)的頂表面114之后的與圖5類(lèi)似的視圖600。在實(shí)施例中，對(duì)絕緣層111下方的硬掩模105進(jìn)行選擇性地濕法蝕刻以對(duì)硬掩模層進(jìn)行底切。通過(guò)剝離經(jīng)底切的硬掩模105來(lái)去除絕緣層111以暴露臺(tái)面結(jié)構(gòu)的頂表面114。在實(shí)施例中，使用基于酸的化學(xué)成分來(lái)對(duì)硬掩模105進(jìn)行選擇性地濕法蝕刻。作為示例，當(dāng)硬掩模105是鎢(“W”)并且絕緣層111是Si02時(shí)，則可以在濕法蝕刻溶液(包括ΝΗ40Η:Η202為1:2的比率)中對(duì)W的硬掩模進(jìn)行選擇性地濕法蝕刻至Si02絕緣層。
[0060]圖7是根據(jù)一個(gè)實(shí)施例的在臺(tái)面結(jié)構(gòu)的頂表面上沉積成核層之后的與圖6類(lèi)似的視圖700。如圖7中所示，成核層115選擇性地沉積到臺(tái)面結(jié)構(gòu)107和臺(tái)面結(jié)構(gòu)106的頂表面上。在實(shí)施例中，成核層115是氮化鋁(“A1N”)層。可以使用外延技術(shù)(例如，化學(xué)氣相沉積(“CVD”)、金屬有機(jī)化學(xué)氣相沉積(“M0CVD”)、原子層沉積(“ALD”)、分子束外延(“MBE”)、或者對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的其它外延生長(zhǎng)技術(shù))來(lái)沉積成核層115。
[0061]在實(shí)施例中，在高于1000°C的溫度下使用M0CVD技術(shù)來(lái)沉積成核層115。在實(shí)施例中，在從大約750°C到大約800°C的溫度下使用MBE技術(shù)來(lái)沉積成核層115。在實(shí)施例中，氮化鋁(“A1N”)的成核層沉積到臺(tái)面結(jié)構(gòu)的頂表面上，以使厚度為從大約5nm到大約200nm的厚度。在實(shí)施例中，A1N的成核層115用于防止形成ΙΠ族元素和硅(例如，GaSi)的復(fù)合物，如果將m-V材料層直接沉積到硅上則可以形成這種復(fù)合物。在實(shí)施例中，成核層115用于為在工藝中稍后形成在成核層上的m-v材料層提供晶種六邊形晶體結(jié)構(gòu)。在實(shí)施例中，成核層115用于捕捉由于m-v材料與硅之間的晶格失配而導(dǎo)致的界面缺陷。
[0062]圖8是根據(jù)一個(gè)實(shí)施例的在成核層上沉積m-V材料層之后的與圖7類(lèi)似的視圖800。材料層116選擇性地沉積m-v在成核層115上。m-v材料層116橫向生長(zhǎng)在臺(tái)面結(jié)構(gòu)106和臺(tái)面結(jié)構(gòu)107外部的絕緣層111的部分801、802、以及803上方，以形成LE0部分，例如如圖8中所示的LE0部分811、812、以及813。
[0063]在實(shí)施例中，使用選擇性的區(qū)域外延來(lái)在成核層115上本地生長(zhǎng)m-V材料層116。可以使用對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的外延技術(shù)(例如，化學(xué)氣相沉積(“CVD”)、金屬有機(jī)化學(xué)氣相沉積(“MOCVD”)、原子層沉積(“ALD”)、或者對(duì)電子器件制造領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)公知的其它外延生長(zhǎng)技術(shù))中的一項(xiàng)技術(shù)來(lái)選擇性地沉積m-v材料層116。
[0064]在實(shí)施例中，在大約1000°C_1100°C的范圍內(nèi)的溫度下使用M0CVD技術(shù)來(lái)在成核層115上縱向生長(zhǎng)m-V材料層116。在實(shí)施例中，通過(guò)修改外延生長(zhǎng)參數(shù)中的至少一個(gè)參數(shù)(例如溫度、壓力)來(lái)使在成核層115上生長(zhǎng)的m-v材料層在絕緣層111上方橫向方向延伸。在實(shí)施例中，LE0速率與m-v材料層的縱向生長(zhǎng)速率的比率至少為5。在實(shí)施例中，通過(guò)將溫度增加到高于1100°C來(lái)使m-v材料層116在絕緣層111上方的橫向方向上延伸。在實(shí)施例中，通過(guò)將生長(zhǎng)室中的壓力降低到低于200托(并且更具體來(lái)說(shuō)，降低到大約50托)來(lái)使m-v材料層116在絕緣層ill上方的橫向方向上延伸。在實(shí)施例中，通過(guò)將化學(xué)元素(例如，鎂(“Mg”)、銻(“Sb” )、銦(“In”)、或其它化學(xué)元素)添加到生長(zhǎng)室中以減小相對(duì)于橫向生長(zhǎng)速率的縱向生長(zhǎng)速率來(lái)使m-v材料層116在絕緣層ill上方的橫向方向上延伸。這些化學(xué)元素充當(dāng)在m-v材料層生長(zhǎng)期間附著于硅臺(tái)面結(jié)構(gòu)的頂表面的活性劑，由此減小在硅臺(tái)面上方的m-V材料層的縱向生長(zhǎng)速率。在實(shí)施例中，在GaN生長(zhǎng)期間的生長(zhǎng)室中的Mg的氣相濃度為從總的Ga氣相濃度的大約1 %到大約5%。在實(shí)施例中，在GaN生長(zhǎng)期間的生長(zhǎng)室中的Sb的氣相濃度為從總的Ga氣相濃度的大約0.5 %到大約5 %。在實(shí)施例中，在GaN生長(zhǎng)期間的生長(zhǎng)室中的In的氣相濃度為從總的Ga氣相濃度的大約0.1%到大約5%。在實(shí)施例中，ΙΠ-V材料層116是GaN、InGaN、任何其它ΙΠ-Ν材料、任何其它ΙΠ-V材料、或者它們的任何組合。在實(shí)施例中，M-V材料層116的厚度為從大約250nm到大約2μπι。
[0065]在實(shí)施例中，ΙΠ-Ν材料層在硅臺(tái)面結(jié)構(gòu)的所暴露的表面上成核，并且稍后利用改變生長(zhǎng)條件而在氧化物/氮化物層上方橫向生長(zhǎng)。在氮化物材料系統(tǒng)中，穿透位錯(cuò)通常以最小角度沿
[0001]方向滑動(dòng)，并因此通過(guò)使用橫向生長(zhǎng)創(chuàng)建了大體上沒(méi)有缺陷或低缺陷密度的GaN膜。這種沒(méi)有缺陷的LEO GaN層位于氧化物/氮化物層頂部上并因此創(chuàng)建了用于構(gòu)建GaN晶體管的絕緣體上GaN架構(gòu)。GaN是寬帶隙材料(3.4eV)并且與下層絕緣體進(jìn)行組合可以導(dǎo)致對(duì)于晶體管的極低的體泄漏電流(毫微微至微微amps/mm的數(shù)量級(jí))，這使得GaN適合于RF應(yīng)用。盡管這是需要使用下層緩沖層來(lái)減小缺陷密度并減輕表面裂紋的形成的外延的形式，但對(duì)硅襯底進(jìn)行圖案化并因此使用溝槽內(nèi)的多個(gè)臺(tái)面結(jié)構(gòu)來(lái)使硅襯底分開(kāi)導(dǎo)致了在GaN外延層中減小了總的熱應(yīng)力的建立。因此，不需要非常復(fù)雜和厚的緩沖層，并且利用對(duì)薄得多的外延層的使用而獲得零表面裂紋和低缺陷密度。
[0066]圖9是根據(jù)一個(gè)實(shí)施例的在ΙΠ-V材料層116的LE0部分上方沉積器件層1