半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導(dǎo)體領(lǐng)域，更具體地，涉及一種具有自對(duì)準(zhǔn)超陡后退阱(SSRW)的半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0002]集成電路技術(shù)的重要發(fā)展趨勢之一是縮微化，以提高集成度和降低制造成本，并滿足器件性能和功耗等方面的應(yīng)用要求。然而隨著金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)柵長持續(xù)減小會(huì)產(chǎn)生短溝道效應(yīng)。利用超陡后退阱(SSRW)，可以減小耗盡層的厚度，從而抑制短溝道效應(yīng)。
[0003]SSRW通常形成于柵極和源/漏極形成之前，除了溝道區(qū)以外，所述SSRW摻雜還存在于源極區(qū)和漏極區(qū)。這將導(dǎo)致M0SFET器件中的帶-帶隧穿漏電流和源/漏結(jié)電容增加。器件制造工藝中引入的較大熱預(yù)算也使得難以獲得更陡峭的SSRW和更薄的耗盡層。這些都限制了利用SSRW抑制短溝道效應(yīng)及對(duì)器件性能的提升。
[0004]常規(guī)暈注入器件具有較高的溝道表面載流子濃度。在多晶硅柵堆疊半導(dǎo)體器件中，隨著柵長的減小，為保持適當(dāng)?shù)拈撝惦妷海瑫炞⑷肫骷y以通過繼續(xù)增加暈注入劑量獲得更好的短溝道效應(yīng)控制，包括漏感應(yīng)勢壘降低效應(yīng)(DIBL)控制。

【發(fā)明內(nèi)容】

[0005]本公開的目的至少部分地在于提供一種半導(dǎo)體器件及其制造方法，其中可以提供自對(duì)準(zhǔn)的超陡后退阱(SSRW)。
[0006]根據(jù)本公開的一個(gè)方面，提供了一種半導(dǎo)體器件，包括:在襯底上形成的柵堆疊；在襯底中相對(duì)于柵堆疊處于相對(duì)側(cè)的源區(qū)和漏區(qū)；以及自對(duì)準(zhǔn)于柵堆疊下方、位于源區(qū)和漏區(qū)之間的超陡后退阱。
[0007]根據(jù)本公開的另一方面，提供了一種制造半導(dǎo)體器件的方法，包括:在襯底上形成犧牲柵堆疊，其中，犧牲柵堆疊包括柵介質(zhì)層和犧牲柵導(dǎo)體層；在犧牲柵堆疊的側(cè)壁上形成側(cè)墻，并以犧牲柵堆疊和側(cè)墻為掩模，進(jìn)行源/漏注入；去除犧牲柵堆疊中至少犧牲柵導(dǎo)體層，以在側(cè)墻內(nèi)側(cè)留下開口 ；經(jīng)開口向襯底中進(jìn)行注入，以形成自對(duì)準(zhǔn)于柵堆疊下方的超陡后退講。
[0008]根據(jù)本公開的實(shí)施例，可以形成自對(duì)準(zhǔn)于柵堆疊的SSRW。自對(duì)準(zhǔn)的SSRW可以避免在源/漏區(qū)不適當(dāng)?shù)匾腚s質(zhì)，從而減少帶-帶隧穿漏電路并降低源/漏結(jié)電容。
【附圖說明】
[0009]通過以下參照附圖對(duì)本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0010]圖1-9是示意性示出了制造根據(jù)本公開實(shí)施例的半導(dǎo)體器件的流程的截面圖；
[0011]圖10是示意性示出了根據(jù)本公開實(shí)施例的半導(dǎo)體器件的截面圖。
【具體實(shí)施方式】
[0012]以下，將參照附圖來描述本公開的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0013]在附圖中示出了根據(jù)本公開實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。
[0014]在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件“上”時(shí)，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時(shí)，該層/元件可以位于該另一層/元件“下”。
[0015]圖10是示意性示出了根據(jù)本公開實(shí)施例的半導(dǎo)體器件的截面圖。
[0016]如圖10所示，根據(jù)該實(shí)施例的半導(dǎo)體器件可以包括襯底1000。襯底1000可以是各種形式的合適襯底，例如體半導(dǎo)體襯底如S1、Ge等，化合物半導(dǎo)體襯底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb 等,絕緣體上半導(dǎo)體襯底(SOI)等。在此，以體硅襯底及硅系材料為例進(jìn)行描述。但是需要指出的是，本公開不限于此。
[0017]在襯底1000中，可以形成有淺溝槽隔離(STI) 1002，在STI 1002之間限定了有源區(qū)。在該實(shí)施例中，示出了三個(gè)STI 1002以及它們之間的兩個(gè)有源區(qū)。但是，本公開不限于此，可以形成更多或更少的STI/有源區(qū)。
[0018]在該實(shí)施例中，這兩個(gè)有源區(qū)可以分別用于η型器件和ρ型器件。例如，左側(cè)的有源區(qū)可以用于η型器件，右側(cè)的有源區(qū)可以用于ρ型器件。圖10中分別示出了這兩種器件。
[0019]每一器件可以包括形成于襯底1000上的柵堆疊。具體地，η型器件的柵堆疊可以包括設(shè)于襯底1000上的柵介質(zhì)層1004和設(shè)于柵介質(zhì)層1004上的柵導(dǎo)體層1024η' , ρ型器件的柵堆疊可以包括柵介質(zhì)層1004和柵導(dǎo)體層1024ρ'。例如，柵介質(zhì)層1004可以包括氮氧化物(例如，氮氧化硅)層，厚度為約0.5-2nm。在該示例中，將柵介質(zhì)層1004示出為襯底1000的表面上的連續(xù)層，但是本公開不限于此。例如，柵介質(zhì)層1004可以局限于各自的柵堆疊處。柵導(dǎo)體層1024η'可以包括多晶硅，且可以被η型摻雜，厚度為約20-200nm;極導(dǎo)體層1024p'可以包括多晶??圭，且可以被ρ型彳多雜，厚度為約20_200nm。
[0020]盡管在此例示了氮氧化物/多晶硅的柵堆疊，但是本公開不限于此。例如，可以使用高K/金屬柵的柵堆疊配置。
[0021]在柵堆疊的側(cè)壁上，可以形成有側(cè)墻。在圖10所示的示例中，側(cè)墻形成為雙層結(jié)構(gòu)，包括第一側(cè)墻1008和第二側(cè)墻1012。例如，第一側(cè)墻1008可以包括氮化物(例如，氮化硅)，厚度為約5-30nm ;第二側(cè)墻1012可以包括氮化物，厚度為約20_50nm。
[0022]當(dāng)然，側(cè)墻也不限于雙層結(jié)構(gòu)，還可以包括其他結(jié)構(gòu)，例如單層側(cè)墻或三層側(cè)墻等。各層側(cè)墻的材料可以相同，也可以不同。
[0023]每一器件還可以包括在襯底1000中形成的相對(duì)于柵堆疊處于相對(duì)兩側(cè)的源區(qū)和漏區(qū)。例如，η型器件可以包括通過對(duì)襯底1000進(jìn)行η型摻雜而獲得的源區(qū)和漏區(qū)1026η，Ρ型器件可以包括通過對(duì)襯底1000進(jìn)行ρ型摻雜而獲得的源區(qū)和漏區(qū)1026ρ。在襯底1000中源區(qū)和漏區(qū)之間可以存在導(dǎo)電溝道(未示出)，且可以通過柵堆疊對(duì)導(dǎo)電溝道進(jìn)行控制。
[0024]每一器件還可以包括在襯底1000中源區(qū)和漏區(qū)之間形成的超陡后退阱(SSRW)。例如，η型器件可以包括對(duì)襯底1000進(jìn)行ρ型摻雜而獲得的SSRW 1022η'，ρ型器件可以包括對(duì)襯底1000進(jìn)行η型摻雜而獲得的SSRW 1022ρ'。這種SSRW可以自對(duì)準(zhǔn)于柵堆疊下方，且處于溝道下方。具體地，SSRW的邊緣可以與源/漏區(qū)(具體地，如下所述的源/漏延伸區(qū))的邊緣大致對(duì)準(zhǔn)。
[0025]以下，將參考圖1-9，描述上述半導(dǎo)體器件的一種示例制造方法。在以下描述中，對(duì)于各層、區(qū)域、結(jié)構(gòu)的材料等不再詳細(xì)說明，可以參照以上結(jié)合圖10的描述。
[0026]如圖1所示，提供襯底1000，如硅晶片。在襯底1000上，例如可以通過在襯底中刻蝕溝槽且然后填充氧化物，形成STI 1002。
[0027]然后，如圖2所示，可以通過例如熱氧化或淀積等工藝，在襯底1000的表面上形成氮氧化物層1004，該氮氧化物層1004隨后可以用作柵介質(zhì)層。在氮氧化物層1004上，可以通過例如淀積，形成厚度為約100-200nm的多晶硅層。然后，可以通過例如光刻，將淀積的多晶硅層構(gòu)圖如反應(yīng)離子刻蝕(RIE)為犧牲柵導(dǎo)體層。在圖2的示例中，示出了位于由STI 1002限定的有源區(qū)上方的犧牲柵導(dǎo)體層1006η和1006p。例如，這種犧牲柵導(dǎo)體層可以呈現(xiàn)大致條狀(在俯視圖中)。構(gòu)圖后柵導(dǎo)體層的寬度(圖中水平方向的維度)可以為約 20_500nm。
[0028]根據(jù)另一實(shí)施例，也可以構(gòu)圖后的柵導(dǎo)體層為掩模，對(duì)氮氧化物層1004進(jìn)行構(gòu)圖，從而使得由構(gòu)圖后的氮氧化物層1004構(gòu)成的柵介質(zhì)層僅位于柵導(dǎo)體層下方。
[0029]在柵堆疊的側(cè)壁(在該示例中，在柵導(dǎo)體的側(cè)壁)上，可以形成第一側(cè)墻1008。例如，可以在形成有柵堆疊的襯底上大致共形地淀積一氮化物層，然后對(duì)淀積的氮化物層進(jìn)行各向異性刻蝕如RIE，來形成第一側(cè)墻1008。第一側(cè)墻1008的厚度可以為約5_30nm。
[0030]另外，還可以通過例如離子注入，在針對(duì)η型器件的有源區(qū)(圖中左側(cè)有源區(qū))中形成Ρ型阱(未示出)，在針對(duì)Ρ型器件的有源區(qū)(圖中右側(cè)有源區(qū))中形成η型阱。
[0031]接下來，如圖3所示，可以分別針對(duì)ρ型器件和η型器件進(jìn)行延伸區(qū)注入。具體地，如