后道互連中實現(xiàn)空氣隙的方法
【技術領域】
[0001] 本發(fā)明涉及半導體技術領域，具體涉及一種后道互連中實現(xiàn)空氣隙的方法。
【背景技術】
[0002] 隨著集成電路工藝的不斷發(fā)展和進步，半導體制程關鍵尺寸的不斷縮小，芯片上 互連線的截面積和線間距離持續(xù)下降。增加的互連線電阻R和寄生電容C使互連線的時間 常數(shù)RC大幅度提高。因此，互連線的時間常數(shù)RC在集成電路延遲中所占的比例越來越大， 成為限制互連速度的主要原因。在0. 13um制程以上，半導體通常采用鋁作為后道連線的金 屬材料。然而進入到90nm及其以下制程時，隨著互連層數(shù)和長度的迅速增加以及互連寬度 的減小，A1連線的電阻增加，導致互連時間延遲，信號衰減及串擾增加，同時電迀移和應力 效應加劇，嚴重影響了電路的可靠性。而金屬銅具有更小的電阻率和電迀移率，因此，銅成 為深亞微米時代的后道金屬的首選金屬材料。此外，選擇K值較低的介質材料也可以有效 的降低RC，從而提高器件的響應速度等參數(shù)。
[0003] 一般來說，常用的TE0S(正硅酸乙酯）氧化膜，其K值約為3. 9~4. 2,可滿足 0· 13um及其以上技術代工藝要求。90nm工藝后道互連，通常使用低K介質FSG(摻氟硅玻 璃），其K值約為3. 5~3. 8。在65nm及其以下時，常用的低K介質材料是BDI和BDII，BDI 和BDII是由C、H、0、Si等元素組成的介質材料，其K值為2. 5~3. 3,其中BDII是BDI的 優(yōu)化版，具有較低的K值。隨著半導體技術的不斷發(fā)展，BDII已不能滿足如32nm，28nm等 技術代的工藝要求。因此，空氣隙的概念應運而生。由于空氣的K值為1，所以能很好的降 低RC。然而，空氣隙的機械強度無法支撐整個結構，因此將低K介質材料部分空氣隙化，不 僅能夠將整體的K值降低，還能夠具有足夠的機械強度來支撐整個結構。

【發(fā)明內容】

[0004] 為了克服以上問題，本發(fā)明旨在提供一種后道互連中實現(xiàn)空氣隙的方法，通過在 通孔的形成過程中增大通孔的尺寸，在氮化硅沉積的厚度為通孔尺寸增加的厚度的一半， 從而確保了在后續(xù)填充金屬的目標尺寸不變的前提下，實現(xiàn)填充金屬兩側的空氣隙。
[0005] 為了實現(xiàn)上述目的，本發(fā)明提供了一種后道互連中實現(xiàn)空氣隙的方法，其包括以 下步驟：
[0006] 步驟01 :設定待形成的通孔、填充金屬的目標尺寸值；
[0007] 步驟02:在一半導體襯底上依次形成低K介質層和硬掩膜層；
[0008] 步驟03:在所述硬掩膜層中刻蝕出通孔圖形；所述通孔圖形的尺寸大于所述通孔 的目標尺寸值；
[0009] 步驟04:以所述硬掩膜層為掩膜，在所述硬掩膜層的所述通孔圖形下方的所述低 K介質層中形成通孔結構；所述通孔結構的尺寸與所述通孔圖形的相同；
[0010] 步驟05 :在所述通孔結構的底部、側壁以及非通孔區(qū)域的所述硬掩膜層表面沉積 氮化硅薄膜；所述通孔圖形的尺寸和所述通孔的目標尺寸值之差的一半等于所述氮化硅薄 膜的厚度；
[0011] 步驟06 :經刻蝕去除所述通孔結構底部和所述非通孔區(qū)域的所述硬掩膜層表面 的所述氮化硅薄膜，保留所述通孔結構側壁的所述氮化硅薄膜；
[0012] 步驟07 :在所述通孔結構內填充金屬，并平坦化處理所述填充金屬頂部直至與所 述硬掩膜層表面齊平；所述填充金屬的尺寸等于所述填充金屬的目標尺寸值；
[0013] 步驟08 :采用濕法刻蝕去除所述通孔結構側壁的所述氮化硅薄膜，從而在所述通 孔結構側壁和所述通孔結構中的填充金屬之間形成空氣隙。
[0014] 優(yōu)選地，所述步驟02中，所述硬掩膜層的材料包括金屬或合金。
[0015] 優(yōu)選地，所述步驟02中，所述硬掩膜層包括下層SiON和上層TiN。
[0016] 優(yōu)選地，所述步驟07之后，且在所述步驟08之前，還包括：去除所述上層TiN，保 留所述下層SiON;所述步驟08中，還包括同時濕法刻蝕掉所述下層SiON。
[0017] 優(yōu)選地，所述步驟03中，包括：經光刻和刻蝕工藝在所述硬掩膜層中形成通孔圖 形，所述光刻和刻蝕工藝中所述通孔圖形的尺寸比目標尺寸值增加10~40%。
[0018] 優(yōu)選地，所述步驟04中，包括：采用干法刻蝕形成所述通孔結構，然后，濕法清洗 去除所述干法刻蝕產生的聚合物副產物。
[0019] 優(yōu)選地，所述步驟08中，所述濕法刻蝕采用的藥液為Η3Ρ04，或者為H2S〇dPΗ202的 混合液。
[0020] 優(yōu)選地，所述濕法刻蝕采用的藥液為氏?04時，所采用的溫度為150~170°C，刻蝕 速率為110~150A/min。
[0021 ] 優(yōu)選地，所述濕法刻蝕采用的藥液為H2S0jPΗ202的混合液時，Η#04與Η202的體積 比值為1~10,所采用的溫度為80~120°C。
[0022] 優(yōu)選地，所述低K介質層的材料為BD或者BDII。
[0023] 本發(fā)明的后道互連中實現(xiàn)空氣隙的方法，在通孔的形成過程中增大通孔的尺寸， 氮化硅沉積的厚度等于通孔尺寸增加的厚度的一半，確保了通孔中填充金屬的尺寸為目標 尺寸，并且采用濕法刻蝕工藝去除氮化硅，可以減少對填充金屬和整個半導體襯底的損傷。
【附圖說明】
[0024] 圖1為本發(fā)明的一個較佳實施例的后道互連中實現(xiàn)空氣隙的方法的流程示意圖
[0025] 圖2-10為本發(fā)明的一個較佳實施例的后道互連中實現(xiàn)空氣隙的方法的各個步驟 所對應的截面結構示意圖
【具體實施方式】
[0026] 為使本發(fā)明的內容更加清楚易懂，以下結合說明書附圖，對本發(fā)明的內容作進一 步說明。當然本發(fā)明并不局限于該具體實施例，本領域內的技術人員所熟知的一般替換也 涵蓋在本發(fā)明的保護范圍內。
[0027] 以下結合附圖1-10和具體實施例對本發(fā)明的后道互連中實現(xiàn)空氣隙的方法作進 一步詳細說明。需說明的是，附圖均采用非常簡化的形式、使用非精準的比例，且僅用以方 便、清晰地達到輔助說明本實施例的目的。
[0028] 本實施例中，請參閱圖1，后道互連中實現(xiàn)空氣隙的方法，包括以下步驟：
[0029] 步驟01 :設定待形成的通孔、填充金屬的目標尺寸值；
[0030] 具體的，通孔的目標尺寸值和填充金屬的目標尺寸值應當相同，因為填充金屬填 充于通孔中。
[0031] 步驟02 :請參閱圖2,在一半導體襯底上依次形成低K介質層和硬掩膜層；
[0032] 具體的，低K介質層1的材料可以為BD或者BDII，硬掩膜層的材料包括金屬或合 金，本實施例中，硬掩膜層包括下層SiON2和上層TiN3,其中，可以采用物理氣相沉積法 來生長上層TiN3,以及采用化學氣相沉積法來生長下層SiON2,較佳的，上層TiN3的厚 度可以為100~250人;下層SiON2的厚度可以為200~500A。
[0033] 步驟03 :請參閱圖3,在硬掩膜層中刻蝕出通孔圖形；通孔圖形的尺寸大于通孔的 目標尺寸值；
[0034] 具體的，可以包括：首先，在上層TiN3上涂覆光刻膠，經光刻在光刻膠中形成通 孔圖形，其中通孔圖形的尺寸比目標尺寸值增加一定的范圍，用于后續(xù)生長氮化硅層，從而 確保后續(xù)的填充金屬的尺寸與填充金屬的目標尺寸值相同。然后，采用刻蝕工藝在上層TiN 3和下層SiON2中形成通孔圖形，刻蝕工藝中通孔圖形的尺寸與光刻膠中的相同，較佳的， 光刻工藝和刻蝕工藝中的通孔圖形的尺寸比目標尺寸值增加10~40%，以確保后續(xù)氮化 硅沉積時具有良好的填充能力。
[0035] 步驟04 :請參閱圖4,以硬掩膜層為掩膜，在硬掩膜