半導(dǎo)體堆疊封裝的制作方法
【專利說(shuō)明】半導(dǎo)體堆疊封裝
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)案主張2014年4月18日于韓國(guó)知識(shí)產(chǎn)權(quán)局所提交的韓國(guó)申請(qǐng)案第10-2014-0046368號(hào)的優(yōu)先權(quán)，其通過(guò)引用將其整體并入本文中。
技術(shù)領(lǐng)域
[0003]各種實(shí)施例一般涉及半導(dǎo)體技術(shù)，更具體地說(shuō)，涉及一種半導(dǎo)體堆疊封裝。
【背景技術(shù)】
[0004]因?yàn)榕c小型化和提高容量相關(guān)的需求，正在不斷開(kāi)發(fā)用于半導(dǎo)體集成裝置的封裝技術(shù)。最近，用于半導(dǎo)體堆疊封裝的各種技術(shù)是受到追捧的，其中半導(dǎo)體堆疊封裝一般能夠滿足小型化、提高容量以及更高的安裝效率的需求。
[0005]在半導(dǎo)體產(chǎn)業(yè)中提到的術(shù)語(yǔ)“堆疊”可以指垂直堆放或者一起排列至少兩個(gè)半導(dǎo)體芯片或封裝的技術(shù)。在內(nèi)存裝置的情況下，藉由使用堆疊技術(shù)，其優(yōu)點(diǎn)為提供可以盡可能實(shí)現(xiàn)內(nèi)存容量比通過(guò)半導(dǎo)體集成工藝可獲得的容量還大并且也可以提高安裝區(qū)利用效率的一種產(chǎn)品。一般而言，在半導(dǎo)體堆疊封裝中，半導(dǎo)體芯片與基板之間的信號(hào)傳輸可以通過(guò)接合線來(lái)實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0006]在一實(shí)施例中，半導(dǎo)體堆疊封裝可以包括形成有多個(gè)親合襯墊的基板，及堆疊在所述基板上的多個(gè)半導(dǎo)體芯片。半導(dǎo)體堆疊封裝也可以包括設(shè)置在每個(gè)半導(dǎo)體芯片上并且通過(guò)接合襯墊的介質(zhì)與耦合襯墊電連接的第一電路單元。半導(dǎo)體堆疊封裝可以包括設(shè)置在每個(gè)半導(dǎo)體芯片上且與耦合襯墊電斷接的第二電路單元。半導(dǎo)體堆疊封裝可以包括設(shè)置在每個(gè)半導(dǎo)體芯片上并且對(duì)應(yīng)于第二電路單元的連接襯墊、在第二電路單元和連接襯墊之間連接的阻擋電路以及電連接接合襯墊和耦合襯墊的接合線。
[0007]其中所述阻擋電路包括熔線，其在所述第二電路單元和所述連接襯墊之間電連接。
[0008]其中所述阻擋電路包括輸入緩沖器，所述輸入緩沖器在所述第二電路單元與所述連接襯墊之間連接并且配置為響應(yīng)于假襯墊使能信號(hào)而電斷接所述第二電路單元和所述連接襯墊。
[0009]其中所述輸入緩沖器包括:第一反相器，其配置成反相輸入使能條信號(hào)，并且產(chǎn)生輸入使能信號(hào)；第一 NAND門(mén)，其配置成NAND所述輸入使能信號(hào)和所述假襯墊使能信號(hào)，并且產(chǎn)生輸入緩沖器使能控制條信號(hào)；第二反相器，其配置成反相所述輸入緩沖器使能控制條信號(hào)，并且產(chǎn)生輸入緩沖器使能控制信號(hào)；第一 PMOS晶體管，其具有電連接到電源供應(yīng)電壓的一個(gè)端部以及配置成用于接收所述輸入緩沖器使能控制條信號(hào)的柵極；第二 PMOS晶體管，其具有電連接到所述第一 PMOS晶體管的另一端部的一個(gè)端部和電連接到所述連接襯墊的柵極；第一 NMOS晶體管，其具有電連接到所述第二 PMOS晶體管的另一端部的一個(gè)端部、電連接于接地電壓的另一端部以及電連接到所述連接襯墊的柵極；第二 NMOS晶體管，其具有電連接到所述第二 PMOS晶體管的另一端部的一個(gè)端部、電連接到接地電壓的另一端部以及配置成用于接收所述輸入緩沖器使能控制條信號(hào)的柵極；第三PMOS晶體管，其具有電連接到所述電源供應(yīng)電壓的一個(gè)端部、電連接到所述第二電路單元的另一端部以及連接到所述第二 NMOS晶體管的所述一個(gè)端部的柵極；以及第三NMOS晶體管，其具有電連接到所述第二電路單元的一個(gè)端部、電連接到所述接地電壓的另一端部以及電連接到所述第二 NMOS晶體管的所述一個(gè)端部的柵極。
[0010]其中所述阻擋電路包括輸出緩沖器，其在所述第二電路單元與所述連接襯墊之間連接，并且配置為響應(yīng)于假襯墊使能信號(hào)而電斷接所述第二電路單元和所述連接襯墊。
[0011]其中所述輸出緩沖器包括:第三反相器，其配置成反相輸出使能條信號(hào)，并且產(chǎn)生輸出使能信號(hào)；第二 NAND門(mén)，其配置成NAND所述輸出使能信號(hào)和所述假襯墊使能信號(hào)，并且產(chǎn)生輸出緩沖器使能控制條信號(hào)；第四反相器，其配置成反相所述輸出緩沖器使能控制條信號(hào)，并且產(chǎn)生輸出緩沖器使能控制信號(hào)；第四PMOS晶體管，其具有電連接到電源供應(yīng)電壓的一個(gè)端部以及配置成用于接收所述輸出緩沖器使能控制條信號(hào)的柵極；第五PMOS晶體管，其具有電連接到所述第四PMOS晶體管的另一端部的一個(gè)端部以及電連接到所述第二電路單元的柵極；第四NMOS晶體管，其具有電連接到所述第五PMOS晶體管的另一端部的一個(gè)端部以及電連接到所述第二電路單元的柵極；第五NMOS晶體管，其具有電連接到所述第四NMOS晶體管的另一端部的一個(gè)端部、連接到接地電壓的另一端部以及配置成用于接收所述輸出緩沖器使能控制信號(hào)的柵極；第六PMOS晶體管，其具有電連接到所述電源供應(yīng)電壓的一個(gè)端部、電連接到所述第五PMOS晶體管的另一端部的另一端部以及配置成用于接收所述輸出緩沖器使能控制信號(hào)的柵極；第七PMOS晶體管，其具有電連接到所述電源供應(yīng)電壓的一個(gè)端部、通過(guò)第一電阻器而電連接到所述連接襯墊的另一端部以及電連接到所述第六PMOS晶體管的另一端部的柵極；第八PMOS晶體管，其具有電連接到所述電源供應(yīng)電壓的一個(gè)端部以及配置成用于接收所述輸出緩沖器使能控制條信號(hào)的柵極；第九PMOS晶體管，其具有電連接到所述第八PMOS晶體管的另一端部的一個(gè)端部以及電連接到所述第二電路單元的柵極；第六NMOS晶體管，其具有電連接至所述第九PMOS晶體管的另一端部的一個(gè)端部以及電連接到所述第二電路單元的柵極；第七NMOS晶體管，其具有電連接到所述第六NMOS晶體管的另一端部的一個(gè)端部、電連接到所述接地電壓的另一端部以及配置成用于接收所述輸出緩沖器使能控制信號(hào)的柵極；第八NMOS晶體管，其具有電連接至所述第九PMOS晶體管的另一端部的一個(gè)端部、電連接到所述接地電壓的另一端部以及配置成用于接收所述輸出緩沖器使能控制條信號(hào)的柵極；以及第九NMOS晶體管，其具有通過(guò)第二電阻而電連接到所述連接襯墊的一個(gè)端部、電連接至所述接地電壓的另一端部以及電連接到所述第八NMOS晶體管的所述一個(gè)端部的柵極。
[0012]其中所述阻擋電路包括傳輸門(mén)，其在所述第二電路單元和所述連接襯墊之間連接，并且配置成響應(yīng)于假襯墊使能信號(hào)而電斷接所述第二電路單元和所述連接襯墊。
[0013]其中所述傳輸門(mén)包括:第十NMOS晶體管，其在所述第二電路單元和所述連接襯墊之間電連接，并且具有配置為接收所述假襯墊使能信號(hào)的柵極；第五反相器，其配置成反相所述假襯墊使能信號(hào)，并且產(chǎn)生假襯墊使能條信號(hào)；以及第十PMOS晶體管，其在所述第二電路單元和所述連接襯墊之間電連接，并且具有配置為接收所述假襯墊使能條信號(hào)的柵極。
[0014]其中所述半導(dǎo)體芯片中的每一個(gè)進(jìn)一步包括第三接合襯墊，其與所述阻擋電路電連接并且配置成用于提供假襯墊使能信號(hào)到所述阻擋電路。
[0015]該半導(dǎo)體堆疊封裝進(jìn)一步包括:第三接合線，其配置成電連接所述半導(dǎo)體芯片中的每一個(gè)的所述第三接合襯墊和所述基板的所述耦合襯墊，以提供所述假襯墊使能信號(hào)到所述第三接合襯墊。
[0016]其中所述電路單元包括根據(jù)要應(yīng)用的封裝或應(yīng)用的種類而包含在所述第一電路單元或所述第二電路單元中的至少一個(gè)可選的電路單元。
[0017]其中所述第一電路單元包括至少一個(gè)用于存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)存儲(chǔ)電路單元。
[0018]其中所述第一電路單元包括至少一個(gè)用于處理數(shù)據(jù)的數(shù)據(jù)處理電路單元。
[0019]其中所述第二電路單元包括配置成用于確定所述半導(dǎo)體芯片是否運(yùn)作的至少一個(gè)測(cè)試邏輯電路單元。
[0020]其中所述可選的電路單元包括不能夠同時(shí)使用的互斥可選的電路單元。
[0021]其中所述半導(dǎo)體芯片中的每一個(gè)進(jìn)一步包括:假襯墊使能信號(hào)產(chǎn)生單元，其電連接到對(duì)應(yīng)于所述互斥可選的電路單元的接合襯墊，并且被配置成用于響應(yīng)于同時(shí)提供至對(duì)應(yīng)于所述互斥可選的電路單元的所述接合襯墊的使能信號(hào)而產(chǎn)生假襯墊使能信號(hào)；以及禁能信號(hào)提供單元，其在所述互斥可選的電路單元和對(duì)應(yīng)于所述互斥可選的電路單元的所述接合襯墊之間分別電連接，并且配置為響應(yīng)于所述假襯墊使能信號(hào)而提供禁能信號(hào)到所述互斥可選的電路單元。
[0022]該半導(dǎo)體堆疊封裝進(jìn)一步包括:第四接合線，其配置成電連接對(duì)應(yīng)于所述互斥可選的電路單元的所述接合襯墊和所述基板的所述耦合襯墊，以提供所述使能信號(hào)至對(duì)應(yīng)于所述互斥可選的電路單元的所述接合襯墊。
[0023]其中所述假襯墊使能信號(hào)產(chǎn)生單元包括:第三NAND門(mén)，其配置成NAND通過(guò)對(duì)應(yīng)于所述互斥可選的電路單元的所述接合襯墊所輸入的信號(hào)，并且產(chǎn)生所述假襯墊使能信號(hào)；以及第五反相器，其配置為反相所述假襯墊使能信號(hào)并且產(chǎn)生假襯墊使能條信號(hào)。
[0024]其中所述禁能信號(hào)提供單元中的每一個(gè)包括:第四NAND門(mén)，其配置成NAND通過(guò)與所述第四NAND門(mén)電連接的所述接合襯墊所輸入的信號(hào)及所述假襯墊使能信號(hào)；以及第六反相器，其配置為反相所述第四NAND門(mén)的輸出信號(hào)、產(chǎn)生所述禁能信號(hào)以及輸出所述禁能信號(hào)到所述互斥可選的電路單元。
[0025]其中，所述禁能信號(hào)提供單元中的每一個(gè)進(jìn)一步包括:輸入緩沖器，其配置成用于緩沖通過(guò)與所述輸入緩沖器電連接的所述接合襯墊所輸入的信號(hào)；以及延遲電路，其配置成延遲從所述輸入緩沖器所輸出的信號(hào)，并且提供結(jié)果信號(hào)給所述第三NAND門(mén)的輸入側(cè)。
【附圖說(shuō)明】
[0026]圖1是說(shuō)明根據(jù)一個(gè)實(shí)施例的半導(dǎo)體堆疊封裝的表示的立體圖。
[0027]圖2是沿著圖1的線Ι-Γ所截取的截面表示。
[0028]圖3是概要說(shuō)明圖1所不的半導(dǎo)體芯片的范例的表不圖。
[0029]圖4是說(shuō)明圖3所示的阻擋電路的范例的電路圖的表示。
[0030]圖5是說(shuō)明圖3所示的阻擋電路的范例的電路圖的表示。
[0031]圖6A是說(shuō)明圖3所示的阻擋電路的范例的電路圖的表示。
[0032]圖6B是與圖6A所示的電路圖相關(guān)聯(lián)的信號(hào)的操作波形圖的表示。
[0033]圖7A是說(shuō)明圖3所示的阻擋電路的范例的電路圖的表示。
[0034]圖7B是與圖7A所示的電路圖相關(guān)聯(lián)的信號(hào)的操作波形圖的表示。
[0035]圖8是說(shuō)明圖3所示的阻擋電路的范例的電路圖的表示。
[0036]圖9是說(shuō)明圖1所不的半導(dǎo)體芯片的范例的表不的視圖。
[0037]圖10是說(shuō)明根據(jù)一個(gè)實(shí)施例的半導(dǎo)體堆疊封裝的表示的立體圖。
[0038]圖11是概要說(shuō)明圖10所示的半導(dǎo)體芯片的范例的表示的圖。
[0039]圖12是概要說(shuō)明圖11所示的阻擋電路的范例的電路圖的表示。
[0040]圖13是說(shuō)明根據(jù)一個(gè)實(shí)施例的半導(dǎo)體堆疊封裝的表示的立體圖。
[0041]圖14是概要說(shuō)明圖13所示的半導(dǎo)體芯片的范例的表示的視圖。
[0042]圖15A是說(shuō)明圖14所示的假(drniimy)襯墊使能信號(hào)產(chǎn)生單元的范例的表示的電路圖。
[0043]圖15B是說(shuō)明圖14所示的禁能信號(hào)產(chǎn)生單元的范例的表示的電路圖。
[0044]圖15C是與圖15A和15B所示的電路圖相關(guān)聯(lián)的信號(hào)的表示的操作波形圖。
[0045]圖16是說(shuō)明根據(jù)一個(gè)實(shí)施例的半導(dǎo)體堆疊封裝的表示的立體圖。
[0046]圖17是說(shuō)明應(yīng)用根據(jù)本實(shí)施例的半導(dǎo)體堆疊封裝的電子系統(tǒng)的表示的方塊圖。
[0047]圖18是說(shuō)明包括根據(jù)本實(shí)施例的