半導(dǎo)體器件的制作方法
【專利說明】半導(dǎo)體器件
[0001]相關(guān)申請的交叉引用
[0002]這里通過參考并入2014年I月10日提交的日本專利申請N0.2014-003504的全部公開內(nèi)容,包括說明書、附圖和摘要。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及半導(dǎo)體器件。其涉及可有效地應(yīng)用于如下半導(dǎo)體器件的技術(shù),該半導(dǎo)體器件包括例如以MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管)為代表的功率半導(dǎo)體元件。
【背景技術(shù)】
[0004]在日本未審專利公開N0.2001-94098(專利文獻I)中,描述了一種控制用于在使用碳化硅(SiC)作為構(gòu)成材料的MOSFET中引起雪崩擊穿的位置的技術(shù)。具體而言,在專利文獻I中,外延層的表面層部分摻雜有作為不活躍離子種類的碳(C)并且摻雜有作為導(dǎo)電雜質(zhì)的硼(B),由此以形成高濃度深基底層;因而,在高濃度深基底層處引起雪崩擊穿。
[0005]日本未審專利公開N0.7-58328(專利文獻2)描述了下列技術(shù):在元件區(qū)域的內(nèi)部中形成具有寬帶隙的P型SiC層,該元件區(qū)域中形成有用作硅構(gòu)成材料的IGBT。
[0006]在非專利文獻I中,引入了給定pn結(jié)的擊穿電壓的近似表達,用于在以M0SFET、IGBT(絕緣柵雙極晶體管)和二極管為代表的器件中使用。
[0007]美國專利N0.5,441,901(專利文獻3)描述了以下內(nèi)容:通過待摻雜到硅中的碳的濃度,可以將帶隙設(shè)定成小于硅的帶隙或者可以將帶隙設(shè)定成高于硅的帶隙。
[0008]專利文獻
[0009][專利文獻I]日本未審專利公開N0.2001-94098
[0010][專利文獻2]日本未審專利公開N0.7-58328
[0011][專利文獻3]美國專利N0.5,441,901
[0012]非專利文獻
[0013][非專利文獻 I] S.a.G.Gibbons, "Avalanche Breakdown voltage of abrupt andlinearly graded p_n junct1ns in Ge,Si,GaAsj and Gap^j 1966.
【發(fā)明內(nèi)容】
[0014]使用例如以功率MOSFET或IGBT為代表的功率半導(dǎo)體元件作為用于驅(qū)動負載的切換元件。當負載包括電感時,功率半導(dǎo)體元件的截止由于電感而引起反向電動勢。由反向電動勢引起的電壓施加到功率半導(dǎo)體元件。在這種情況下,功率半導(dǎo)體元件被施加有等于或大于電源電壓的電壓。當電壓超過雪崩擊穿電壓時,雪崩擊穿現(xiàn)象出現(xiàn)在功率半導(dǎo)體元件中,所以雪崩電流從中流過。當雪崩電流超過功率半導(dǎo)體元件的雪崩耐量(可允許電流量)時,功率半導(dǎo)體元件被擊穿。雪崩耐量表示直到通過雪崩擊穿現(xiàn)象引起擊穿為止流過的雪崩電流的可允許電流量。當在功率半導(dǎo)體元件中出現(xiàn)雪崩電流的局部電流集中時,超出雪崩耐量。結(jié)果,功率半導(dǎo)體元件變得更可能被擊穿。
[0015]由此,為了提高功率半導(dǎo)體元件的可靠性,期望充分考慮功率半導(dǎo)體元件的器件結(jié)構(gòu),使得最小化雪崩電流的局部電流集中并防止雪崩電流超出雪崩耐量。
[0016]例如,在包括形成在其中的功率半導(dǎo)體元件的半導(dǎo)體芯片中,通常存在其中形成功率半導(dǎo)體元件的單元區(qū)域(cell reg1n)和圍繞單元區(qū)域的外側(cè)的外圍區(qū)域。這里,關(guān)注雪崩擊穿電壓。從防止功率半導(dǎo)體元件的擊穿的角度而言,期望的是,外圍區(qū)域的雪崩擊穿電壓高于單元區(qū)域的雪崩擊穿電壓。這是由于以下造成的:與當在單元區(qū)域中引起雪崩擊穿現(xiàn)象時相比,當在外圍區(qū)域中出現(xiàn)雪崩擊穿現(xiàn)象時雪崩電流更加局部地集中;因此超出雪崩耐量,這使得功率半導(dǎo)體元件更可能被擊穿。
[0017]然而,在實際器件結(jié)構(gòu)的情況下,即使在比單元區(qū)域的雪崩擊穿電壓更低的電壓下,雪崩擊穿也可能出現(xiàn)在外圍區(qū)域中。因此,為了有效地防止由于功率半導(dǎo)體元件中的雪崩擊穿現(xiàn)象造成功率半導(dǎo)體元件的擊穿,以及為了提高包括功率半導(dǎo)體元件的半導(dǎo)體器件的可靠性,需要精細設(shè)計的配置來防止在雪崩擊穿現(xiàn)象出現(xiàn)在單元區(qū)域中之前雪崩擊穿現(xiàn)象出現(xiàn)在外圍區(qū)域中。即,需要精細設(shè)計以設(shè)定外圍區(qū)域中的雪崩擊穿電壓高于單元區(qū)域中的雪崩擊穿電壓。
[0018]從本說明書的描述和附圖中將明白其它目的和新穎特征。
[0019]在一個實施例的半導(dǎo)體器件中,在由外圍區(qū)域圍繞的單元區(qū)域中形成具有比外延層的帶隙更小的帶隙的低帶隙區(qū)域。
[0020]此外,在另一實施例的半導(dǎo)體器件中,在圍繞單元區(qū)域的外圍區(qū)域中的比預(yù)定深度更淺的區(qū)域中,形成具有比外延層的帶隙更大的帶隙的高帶隙區(qū)域。
[0021]根據(jù)一個實施例,可以提高包括功率半導(dǎo)體元件的半導(dǎo)體器件的可靠性。
【附圖說明】
[0022]圖1是示出第一實施例的半導(dǎo)體芯片的平面配置的示意圖;
[0023]圖2是沿圖1的線A-A截取的橫截面圖;
[0024]圖3是示出制造步驟期間的第一實施例的半導(dǎo)體器件的橫截面圖;
[0025]圖4是示出圖3之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0026]圖5是示出圖4之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0027]圖6是示出圖5之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0028]圖7是示出圖6之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0029]圖8是示出圖7之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0030]圖9是示出圖8之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0031]圖10是示出圖9之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0032]圖11是示出圖10之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0033]圖12是示出圖11之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0034]圖13是示出圖12之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0035]圖14是示出圖13之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0036]圖15是示出第二實施例的半導(dǎo)體器件的配置的橫截面圖;
[0037]圖16是示出制造步驟期間的第二實施例的半導(dǎo)體器件的橫截面圖;
[0038]圖17是示出圖16之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0039]圖18是示出圖17之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0040]圖19是示出圖18之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0041]圖20是示出圖19之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0042]圖21是示出圖20之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0043]圖22是示出圖21之后的制造步驟期間的半導(dǎo)體器件的橫截面圖;
[0044]圖23是示出第三實施例的半導(dǎo)體器件的配置的橫截面圖;以及
[0045]圖24是示出第四實施例的半導(dǎo)體芯片的平面配置的示意圖。
【具體實施方式】
[0046]在下列實施例的描述中,為方便起見,必要時可以將實施例以多個劃分的章節(jié)或?qū)嵤├M行描述。但是,除非另外指出,否則這些劃分的章節(jié)或?qū)嵤├⒎潜舜藷o關(guān),而是存在其中一個是另一個的部分或全部的修改示例、細節(jié)、補充說明等這樣的關(guān)系。
[0047]在下列實施例中,當提及元件的數(shù)目等(包括數(shù)字、數(shù)值、數(shù)量、范圍等)時,元件的數(shù)目不限于特定的數(shù)目,而是可以大于或小于特定數(shù)目,除非另外指出,或者除了其中數(shù)目原則上明顯限于特定數(shù)目的情況,或者除非其它情況。
[0048]此外,在下列實施例中,自然理解到的是,構(gòu)成元素(包括要素步驟等)并不總是必需的,除非另外指出,或者除了其中構(gòu)成要素原則上明顯認為必需的情況,或者除非其它情況。
[0049]類似地,在下列實施例中,當提及構(gòu)成元件等的形狀、位置關(guān)系等時,應(yīng)理解到的是,它們包括與這些形狀等基本類似或相似的形狀等,除非另外指出,或者除非原則上明顯另外考慮的情況,或者除非其它情況。這也適用于前述數(shù)值和范圍。
[0050]而在所有用于描述下列實施例的附圖中,原則上相同部件被給定相同的參考符號和標號,并且省略對其的重復(fù)描述。順便提及,為便于理解附圖,甚至在平面圖中也可能提供陰影。
[0051]第一實施例
[0052]<第一實施例的基本構(gòu)思>
[0053]例如,在以MOSFET、IGBT或二極管為代表的pn結(jié)器件中,形成pn結(jié)。pn結(jié)的擊穿電壓決定器件的擊穿電壓。
[0054]這里提及的pn結(jié)的擊穿電壓(BVdss)是指引起雪崩擊穿現(xiàn)象的雪崩擊穿電壓。例如,以MOSFET為例。pn結(jié)的擊穿電壓定義為當在柵極電極和源極區(qū)域接地的情況下向漏極區(qū)域施加電壓時出現(xiàn)雪崩擊穿現(xiàn)象時的電壓。
[0055]具體而言,雪崩擊穿電壓是當向pn結(jié)施加反向電壓(待施加以使得增加在該結(jié)處形成的勢皇的電壓)時出現(xiàn)雪崩擊穿現(xiàn)象時的電壓。雪崩擊穿現(xiàn)象是由于下列機制出現(xiàn)的現(xiàn)象。即,當反向電壓施加到pn結(jié)時,在pn結(jié)處形成的耗盡層中,高電場下加速的電子和空穴與晶格撞擊。在此步驟處,建立晶格部分之間的耦合的共價鍵斷開,導(dǎo)致形成另一電子和空穴對(碰撞電離)。然后,新產(chǎn)生的電子-空穴對在高電場下也需要能量,并且與晶格撞擊,由此產(chǎn)生又一個電子-空穴對。倍增現(xiàn)象增長,所以大電流流過耗盡層。該現(xiàn)象是雪崩擊穿現(xiàn)象。
[0056]pn結(jié)的這種擊穿電壓由下面的(式I)近似。
[0057]Vb^ 60 X (E g/l.1)3/2 X (NB/1016)-3/4...(式 I)
[0058]其中Vb表示pn結(jié)的擊穿電壓,E g表示帶隙,N!3表示雜質(zhì)濃度。(式I)表明pn結(jié)的擊穿電壓與帶隙的3/2次冪成正比且與雜質(zhì)濃度的3/4次冪成反比。因而,pn結(jié)的擊穿電壓取決于帶隙和雜質(zhì)濃度。特別是,由于(式I)的冪的差異,帶隙的變化比雜質(zhì)濃度的變化更大程度地影響擊穿電壓。為此原因,在本第一實施例中,關(guān)注的是很大程度上影響pn結(jié)的擊穿電壓的帶隙。然后,如從(式I)所見,帶隙越大,Pn結(jié)的擊穿電壓越大。換言之,隨著帶隙減小,Pn結(jié)的擊穿電壓減小。這表明如下:為了改善pn結(jié)的擊穿電壓,期望增加帶隙。
[0059]例如,如在
【發(fā)明內(nèi)容】
的章節(jié)中所描述的,從提高功率半導(dǎo)體元件的可靠性的角度而言,期望的是,雪崩擊穿現(xiàn)象不出現(xiàn)在外圍區(qū)域中而出現(xiàn)在單元區(qū)域中。換言之,從基于雪崩擊穿現(xiàn)象防止功率半導(dǎo)體元件的擊穿的角度而言,期望的是,外圍區(qū)域的雪崩擊穿電壓被設(shè)定成大于單元區(qū)域的雪崩擊穿電壓。
[0060]因而,在本第一實施例中,為了將外圍區(qū)域的雪崩擊穿電壓設(shè)定成大于單元區(qū)域的雪崩擊穿電壓,關(guān)注(式I)所示的pn結(jié)的擊穿電壓和帶隙之間的關(guān)系。具體而言,本第一實施例的基本構(gòu)思在于,將單元區(qū)域的帶隙設(shè)定成小于外圍區(qū)域的帶隙。換言之,本第一實施例的基本構(gòu)思在于,將外圍區(qū)域的帶隙設(shè)定成大于單元區(qū)域的帶隙。結(jié)果,外圍區(qū)域的雪崩擊穿電壓變得大于單元區(qū)域的雪崩擊穿電壓。出于此原因,在雪崩擊穿現(xiàn)象出現(xiàn)在外圍區(qū)域中之前,雪崩擊穿現(xiàn)象出現(xiàn)在單元區(qū)域中。換言之,根據(jù)本第一實施例的基本構(gòu)思,可以不在其中雪崩電流局部集中的外圍區(qū)域中,而在其中雪崩電流不像外圍區(qū)域中那么集中的單元區(qū)域中,引起雪崩擊穿現(xiàn)象。結(jié)果,根據(jù)本第一實施例的基本構(gòu)思,可以有效地防止功率半導(dǎo)體元件由于雪崩擊穿現(xiàn)象導(dǎo)致的擊穿。這可以提高包括功率半導(dǎo)體元件的半導(dǎo)體器件的可靠性。
[0061 ] 然后,在本第一實施例中,進行精細設(shè)計以實現(xiàn)前述基本構(gòu)思。以下,將對經(jīng)過精細設(shè)計的本第一實施例的技術(shù)構(gòu)思進行描述。
[0062]〈半導(dǎo)體器件的配置〉
[0063]在本第一實施例中,將通過以作為功率半導(dǎo)體元件的功率MOSFET為例給出描述。圖1是示意性地示出作為本第一實施例中的半導(dǎo)體器件的構(gòu)成元件的半導(dǎo)體芯片CHPl的平面配置的視圖。如圖1所示,本第一實施例的半導(dǎo)體芯片CHPl例如以矩形形狀形成,并且具有單元區(qū)域CR和外圍區(qū)域PER (端接區(qū)域)。然后,如圖1所示,單元區(qū)域CR布置在外圍區(qū)域PER的內(nèi)部區(qū)域中。換言之,外圍區(qū)域PER布置在單元區(qū)域CR的外側(cè)區(qū)域中。換言之,可以這樣說,以使得圍繞單元區(qū)域CR的外側(cè)的方式布置外圍區(qū)域PER。相反地,也可以這樣說,在由外圍區(qū)域PER圍繞的內(nèi)部區(qū)域中布置單元區(qū)域CR。
[0064]在單元區(qū)域CR中,形成有例如用作切換元件的多個功率MOSFET。另一方面,在外圍區(qū)域PER中,形成有例如由傾斜刻蝕外圍的斜面結(jié)構(gòu)、擴散環(huán)結(jié)構(gòu)、場環(huán)結(jié)構(gòu)和場板結(jié)構(gòu)表示的外圍結(jié)構(gòu)。外圍結(jié)構(gòu)基于電場集中基本上使得雪崩擊穿現(xiàn)象難以出現(xiàn)的設(shè)計構(gòu)思而形成。如至此描述的,在本第一實施例的半導(dǎo)體芯片CHPl中,在包括中心區(qū)域的內(nèi)部區(qū)域中形成多個功率M0SFET,并且在圍繞內(nèi)部區(qū)域的外側(cè)區(qū)域中形成作為電場釋放結(jié)構(gòu)的外圍結(jié)構(gòu)。
[0065]然后,圖2是沿著圖1的線A-A截取的橫截面圖。如圖2所示,在半導(dǎo)體芯片CHPl中,形成有單元區(qū)域CR和外圍區(qū)域PER。
[0066]首先,將描述單元區(qū)域CR的器件結(jié)構(gòu)。在圖2中,在由包括η型雜質(zhì)諸如磷(P)或砷(As)的硅形成的半導(dǎo)體襯底IS上方,形成有外延層EPI。外延層EPI由包括摻雜有η型雜質(zhì)諸如磷(P)或砷(As)的硅作為主要組分的半導(dǎo)體層形成。半導(dǎo)體襯底IS和外延