專利名稱：：半導體裝置及其制造方法
技術領域：
：本發(fā)明涉及半導體裝置及其制造方法，特別是涉及在各種電源裝置中使用的低導通電阻且低開關損耗的功率半導體裝置及其制造方法。
背景技術：
：本申請人在1997年2月10日向日本國專利局提出的特愿平9-26997號中關于高耐壓縱型功率MOSFET(金屬氧化物半導體場效應晶體管)提出了圖38中示出的結構。參照圖38，在半導體襯底的第1主面上重復地設置了多個槽105a。在被該槽105a夾住的區(qū)域內設置了p型和n型擴散區(qū)102、103，在一方的槽105a的側壁面上設置了p型擴散區(qū)102，在另一方的槽105a的側壁面上設置了n型擴散區(qū)103。該p型擴散區(qū)102和n型擴散區(qū)103在沿槽105a的深度方向上構成了pn結。在p型和n型擴散區(qū)102、103的第1主面一側形成了p型阱(也稱為p型基區(qū))107。在該p型阱107內且在另一方的槽105a的側壁面上設置了源n+擴散區(qū)108。沿另一方的槽105a的側壁面形成了柵電極層110，使其與被該源n+擴散區(qū)108和n型擴散區(qū)103夾住的p型阱107相對而中間介入柵絕緣層109。在槽105a內充填了由低雜質濃度的硅(包含單晶、多晶、非晶質和微晶)或氧化硅膜等的絕緣物構成的充填層105。只在充填層105是低雜質濃度的硅的情況下，在該充填層105的第1主面一側設置了p+擴散區(qū)111，與p型阱107相接。此外，在p型和n型擴散區(qū)102、103與槽105a的重復結構(以下，稱為pn重復結構)的第2主面一側形成了漏n+區(qū)101。在第1主面上形成了源電極層112，使其與p型阱107、源n+擴散區(qū)108和p+擴散區(qū)111導電性地連接。此外，在第2主面上形成了漏電極層113，使其與漏n+區(qū)101導電性地連接。在該結構中，在元件的導通(ON)狀態(tài)下，首先在與柵電極層110相對的p型阱107的表面部上感應出n型溝道。然后，電子電流沿漏n+區(qū)101、n型擴散區(qū)103、n型溝道和源n+擴散區(qū)108的路徑流動，成為導通狀態(tài)。其次，在截止(OFF)的狀態(tài)下，在漏電壓低至約10V的情況下，空間電荷區(qū)沿n型區(qū)(由與漏連接的漏n+區(qū)101和n型擴散區(qū)103構成)與p型區(qū)(由與源連接的p型阱107和p型擴散區(qū)102構成)之間的結部分從該處擴展而被形成。如果漏電壓上升，由于n型擴散區(qū)103和p型擴散區(qū)102的厚度薄，故這些區(qū)域102、103全部被耗盡。如果施加比該電壓高的漏電壓，則空間電荷區(qū)只朝向p型阱107和漏n+區(qū)101擴展。這樣，由于pn重復結構的緣故，在n型擴散區(qū)103中可發(fā)揮RESURF效應，可得到比其它功率MOSFET的耐壓高、電阻低的特性。因而，在該結構中，在槽的深度方向上以預定濃度連續(xù)地形成n型擴散區(qū)103和p型擴散區(qū)102，這一點是重要的。其次，說明該半導體裝置的pn重復結構的制造方法。圖39-圖40是按工序順序示出的上述半導體裝置的制造方法的概略剖面圖。首先，參照圖39，在成為漏n+區(qū)的n型高濃度襯底區(qū)101上形成了雜質濃度比該n型高濃度襯底區(qū)101低的n-外延生長層106。使用現(xiàn)有的雜質擴散法在該n-外延生長層106的表面上形成成為p型基區(qū)的p型區(qū)107。在該p型區(qū)107上形成由熱氧化膜12、CVD(化學汽相淀積)氮化硅膜13和CVD氧化硅膜14構成的3層層疊結構，以該3層層疊結構作為掩模，對其下層進行各向異性刻蝕。參照圖40，利用該刻蝕，形成從第1主面到達n型高濃度襯底區(qū)101的多個槽105a。參照圖41，使用傾斜離子注入法，在槽105a的一方的側壁面上注入硼(B)，形成硼注入?yún)^(qū)102a。參照圖42，利用與上述的硼注入時斜率相反的傾斜離子注入法，在槽105a的另一方的側壁面上注入磷(P)，形成磷注入?yún)^(qū)103a。參照圖43，形成作為絕緣膜的CVD氧化硅膜105，使其填埋槽105a，而且覆蓋在3層層疊結構12、13、14上。在該狀態(tài)下，進行熱處理，以使利用離子注入導入的p型和n型雜質擴散。由此，在被槽105a夾住的區(qū)域中形成p型擴散區(qū)102和n型擴散區(qū)103。這樣，形成pn重復結構。但是，在該圖38中示出的半導體裝置中，從p型和n型擴散區(qū)102、103的第1主面算起的深度與從槽105a的第1主面算起的深度實質上相同。因此，存在在截止狀態(tài)下的耐壓變低，而且在導通狀態(tài)下的電阻變高的問題。以下，關于這一點詳細地進行說明。在上述的制造方法中，如圖41、42中所示那樣傾斜地注入離子。此時，如圖44中所示，離子在槽105a的側壁上以某種比率被反射(虛線箭頭)。因此，在與打算注入的側壁相反一側的側壁、即槽105a的底部處注入反射離子120。此外，槽105a的底部實際上具有如圖45中所示那樣的圓形形狀(具有有限曲率的形狀)。因此，直接入射到該底部的離子(實線箭頭)及利用來自該側壁的反射而被入射到該底部的離子(虛線箭頭)被槽105a的底部反射，集中于與打算注入的側壁相反一側的側壁、即槽105a的底部而被注入。此時，如果p型和n型擴散區(qū)102、103的深度與從槽105a的深度實質上相同，則在p型擴散區(qū)102內的底部和在n型擴散區(qū)103內的底部處產(chǎn)生雜質濃度變化較大的部分(局部的濃度變化部分)。此外，根據(jù)情況，在p型和n型擴散區(qū)102、103內的底部處發(fā)生p型、n型反型的區(qū)域。結果，在與第1主面垂直的方向上不能以均勻的或連續(xù)的雜質濃度分布來形成p型擴散區(qū)102和n型擴散區(qū)103。因而，在p型擴散區(qū)102和n型擴散區(qū)103在截止狀態(tài)下耗盡時，由于產(chǎn)生電場的不均勻，故耐壓下降，此外，在導通狀態(tài)下，導通電阻變高。發(fā)明的公開本發(fā)明的目的在于解決這樣的問題，在于通過消除pn重復結構的p型和n型擴散區(qū)內的雜質濃度的不連續(xù)來提供高耐壓、低導通電阻的半導體裝置及其制造方法。本發(fā)明的半導體裝置具備半導體襯底、第1導電型的第1雜質區(qū)和第2導電型的第2雜質區(qū)。半導體襯底具有互相相對的第1和第2主面，而且具有設置在第1主面上的多個槽。第1雜質區(qū)在被多個槽中的相鄰的一方和另一方的槽夾住的半導體襯底的區(qū)域內的一方的槽的側壁面上被形成，具有從一方的槽的側壁面開始擴散了第1導電型的雜質的雜質濃度分布，而且具有比半導體襯底的第1導電型的區(qū)域的雜質濃度低的雜質濃度。第2雜質區(qū)在被一方和另一方的槽夾住的區(qū)域內的另一方的槽的側壁面上被形成，具有從另一方的槽的側壁面開始擴散了第2導電型的雜質的雜質濃度分布，而且與第1雜質區(qū)形成了pn結。一方和另一方的槽具有相對于第1主面其側壁面維持預定的斜率，同時從第1主面到第1深度位置延伸的第1延伸部。將第1和第2雜質區(qū)形成為從第1深度位置朝向第1主面一側淺了第1和第2導電型雜質在制造時擴散的長度以上。在本發(fā)明的半導體裝置中，由于將第1和第2雜質區(qū)形成為從第1主面算起比槽的第1延伸部的底部淺了擴散長度以上，故因離子注入而在該底部產(chǎn)生的雜質濃度的不均勻的部分不分布在第1和第2雜質區(qū)內，而是位于半導體襯底的第1導電型的區(qū)域內。由于半導體襯底的第1導電型的區(qū)域具有比第1雜質區(qū)的雜質濃度高的雜質濃度，故可將該第1導電型的區(qū)域中的因離子注入引起的雜質濃度的變化的程度減小到不對特性產(chǎn)生影響的程度。此外，由于在與第1主面垂直的方向上連續(xù)地以均勻的濃度形成第1和第2雜質區(qū)，故即使在截止狀態(tài)下耗盡層擴展到第1和第2雜質區(qū)的整體，電場也變得均勻，可使耐壓提高。此外，也可使導通狀態(tài)下的電阻減少。在上述的半導體裝置中，較為理想的是，還具備第2導電型的第3雜質區(qū)；第1導電型的第4雜質區(qū)；以及柵電極層。第3雜質區(qū)在第1和第2雜質區(qū)的第1主面一側被形成，與第2雜質區(qū)導電性地連接。第4雜質區(qū)在第1主面和一方的槽的側壁面的至少任一個面上被形成，使其夾住第3雜質區(qū)與第1雜質區(qū)相對。柵電極層與被第1和第4雜質區(qū)夾住的第3雜質區(qū)相對而中間介入了柵絕緣層。由此，可得到高耐壓、低導通電阻的MOSFET。在上述的半導體裝置中，較為理想的是，一方和另一方的槽還具有第2延伸部，該第2延伸部與第1延伸部連通，從第1深度位置開始再延伸到第2主面一側的第2深度位置，而且具有與第1延伸部不同的側壁面的斜率。由此，即使在例如第2延伸部為錐形的情況下，也可防止在在第1和第2雜質區(qū)中產(chǎn)生雜質濃度不均勻的部分。在上述的半導體裝置中，較為理想的是，在槽內形成了柵電極層。由此，可得到高耐壓、低導通電阻的槽型MOSFET。在上述的半導體裝置中，較為理想的是，在第1主面上形成了柵電極層。由此，可得到高耐壓、低導通電阻的平面型MOSFET。在上述的半導體裝置中，較為理想的是，還具備第2導電型的第3雜質區(qū)，該雜質區(qū)在第1和第2雜質區(qū)的第1主面一側被形成，與第2雜質區(qū)導電性地連接。由此，可得到高耐壓、低導通電阻的二極管。在上述的半導體裝置中，較為理想的是，還具備與第1雜質區(qū)進行了肖特基連接的電極層。由此，可得到高耐壓、低導通電阻的肖特基二極管。在上述的半導體裝置中，較為理想的是，第1和第2導電型雜質在制造時擴散的長度比從一方或另一方的槽的側壁面開始到第1和第2雜質區(qū)的pn結為止的距離長。由此，可防止在槽的第1延伸部的底部附近產(chǎn)生的雜質濃度的不均勻的部分由于制造時的熱處理而擴散到第1和第2雜質區(qū)內。本發(fā)明的半導體裝置的制造方法具備以下的工序。首先，形成半導體襯底，該半導體襯底具有互相相對的第1和第2主面，在第2主面上具有第1導電型的高濃度區(qū)域，而且在高濃度區(qū)域的第1主面一側具有第1導電型的低濃度區(qū)域。然后，在半導體襯底中形成多個槽，該多個槽具有相對于第1主面其側壁面維持預定的斜率、同時從第1主面到高濃度區(qū)域內的第1深度位置延伸的第1延伸部。然后，對被多個槽中的相鄰的一方和另一方的槽夾住的半導體襯底的區(qū)域內的一方的槽的側壁面傾斜地注入第1導電型雜質，在一方的槽的側壁面上形成具有比高濃度區(qū)域低的雜質濃度的第1導電型的第1雜質區(qū)。然后，對被一方和另一方的槽夾住的半導體襯底的區(qū)域內的另一方的槽的側壁面傾斜地注入第2導電型雜質，在另一方的槽的側壁面上形成第2導電型的第2雜質區(qū)，以便與第1雜質區(qū)構成pn結。第1深度位置位于從高濃度區(qū)域與低濃度區(qū)域的接合部算起到第2主面一側隔開第1和第2導電型雜質在制造時擴散的長度以上的間隔的位置上。以直接入射到從高濃度區(qū)域與低濃度區(qū)域的接合部算起到第2主面一側隔開了第1和第2導電型雜質在制造時擴散的長度以上的間隔的深度位置上的角度注入第1和第2導電型雜質這兩者。在本發(fā)明的半導體裝置的制造方法中，由于將第1和第2雜質區(qū)形成為比第1延伸部的底部淺了擴散長度以上，故因離子注入而在該底部產(chǎn)生的雜質濃度的不均勻的部分不分布在第1和第2雜質區(qū)內，而是位于半導體襯底的第1導電型的區(qū)域內。由于半導體襯底的第1導電型的區(qū)域具有比第1雜質區(qū)的雜質濃度高的雜質濃度，故可將該第1導電型的區(qū)域中的因離子注入引起的雜質濃度的變化的程度減小到不對特性產(chǎn)生影響的程度。此外，由于在與第1主面垂直的方向上連續(xù)地以均勻的濃度形成第1和第2雜質區(qū)，故即使在截止狀態(tài)下耗盡層擴展到第1和第2雜質區(qū)，電場也變得均勻，可使而壓提高。此外，也可使導通狀態(tài)下的電阻減少。在上述的半導體裝置的制造方法中，較為理想的是，將多個槽形成為還具有第2延伸部，該第2延伸部與槽的第1延伸部連通，從第1深度位置開始再延伸到第2主面一側的第2深度位置，而且具有與第1延伸部不同的側壁面的斜率。由此，即使在例如第2延伸部為錐形的情況下，也可防止在在第1和第2雜質區(qū)中產(chǎn)生雜質濃度不均勻的部分。在上述的半導體裝置的制造方法中，較為理想的是，還具備在第1和第2雜質區(qū)的第1主面一側形成第2導電型的第3雜質區(qū)以便與第2雜質區(qū)導電性地連接的工序；在第1主面和一方的槽的側壁面的至少任一個面上形成第1導電型的第4雜質區(qū)以便夾住第3雜質區(qū)與第1雜質區(qū)相對的工序；以及形成柵電極層以便與被第1與第4雜質區(qū)夾住的第3雜質區(qū)相對而中間介入了柵絕緣層的工序。由此，可制造高耐壓、低導通電阻的MOSFET。在上述的半導體裝置的制造方法中，較為理想的是，在槽內形成柵電極層。由此，可制造高耐壓、低導通電阻的槽型MOSFET。在上述的半導體裝置的制造方法中，較為理想的是，在第1主面上形成柵電極層。由此，可制造高耐壓、低導通電阻的平面型MOSFET。在上述的半導體裝置的制造方法中，較為理想的是，還具備在第1和第2雜質區(qū)的第1主面一側形成第2導電型的第3雜質區(qū)以便與第2雜質區(qū)導電性地連接的工序。由此，可制造高耐壓、低導通電阻的二極管。在上述的半導體裝置的制造方法中，較為理想的是，還具備形成與第1雜質區(qū)進行肖特基接合的電極層的工序。由此，可制造高耐壓、低導通電阻的肖特基二極管。在上述的半導體裝置的制造方法中，較為理想的是，第1和第2導電型雜質在制造時擴散的長度比從一方或另一方的槽的側壁面開始到第1和第2雜質區(qū)的pn結為止的距離長。由此，可防止在槽的第1延伸部的底部附近產(chǎn)生的雜質濃度的不均勻的部分由于制造時的熱處理而擴散到第1和第2雜質區(qū)內。附圖的簡單說明圖1是概略地示出本發(fā)明的實施形態(tài)1中的半導體裝置的結構的剖面圖。圖2是示出本發(fā)明的實施形態(tài)1中的半導體裝置的制造方法的工序圖。圖3是概略地示出本發(fā)明的實施形態(tài)2中的半導體裝置的結構的剖面圖。圖4是示出本發(fā)明的實施形態(tài)2中的半導體裝置的制造方法的工序圖。圖5是示出本發(fā)明的實施形態(tài)3中的半導體裝置的制造方法的工序圖。圖6是概略地示出本發(fā)明的實施形態(tài)7中的半導體裝置的結構的剖面圖。圖7是示出沿圖6的Y-Y’線的凈雜質濃度的圖。圖8是示出p型擴散區(qū)和n型擴散區(qū)的雜質濃度的圖。圖9～圖22是按工序順序示出本發(fā)明的實施形態(tài)7中的半導體裝置的制造方法的概略剖面圖。圖23是將槽的底部作成錐形的情況的工序圖。圖24是示出將本發(fā)明的實施形態(tài)7中的半導體裝置的槽的底部作成錐形的結構的概略剖面圖。圖25和圖26是說明對槽側壁的雜質的注入位置用的圖。圖27是概略地示出本發(fā)明的實施形態(tài)8中的半導體裝置的結構的斜視圖。圖28是示出本發(fā)明的實施形態(tài)8中的半導體裝置的制造方法的工序圖。圖29是示出將本發(fā)明的實施形態(tài)8中的半導體裝置的槽的底部作成錐形的結構的概略斜視圖。圖30是概略地示出本發(fā)明的實施形態(tài)9中的半導體裝置的結構的剖面圖。圖31是示出將本發(fā)明的實施形態(tài)9中的半導體裝置的槽的底部作成錐形的結構的概略剖面圖。圖32是概略地示出本發(fā)明的實施形態(tài)10中的半導體裝置的結構的剖面圖。圖33～圖36是按工序順序示出本發(fā)明的實施形態(tài)10中的半導體裝置的制造方法的概略剖面圖。圖37是示出將本發(fā)明的實施形態(tài)10中的半導體裝置的槽的底部作成錐形的結構的概略剖面圖。圖38是示出本申請人提出的MOSFET的結構的概略剖面圖。圖39～圖43是按工序順序示出圖38中示出的MOSFET的制造方法的概略剖面圖。圖44是示出對與打算注入雜質的槽的側壁相反的一側的側壁注入雜質的情況的概略剖面圖。圖45是將圖44的區(qū)域S放大后示出的圖。用于實施發(fā)明的最佳形態(tài)以下，根據(jù)本發(fā)明的實施形態(tài)。實施形態(tài)1參照圖1，在半導體襯底的第1主面上形成了多個槽5a。在被該槽5a夾住的區(qū)域內，設置了p型和n型擴散區(qū)2、3，在一方的槽5a的側壁面上設置了p型擴散區(qū)2，在另一方的槽5a的側壁面上設置了n型擴散區(qū)3。p型擴散區(qū)2具有從一方的槽5a的側壁面擴散了p型雜質的雜質濃度分布，n型擴散區(qū)3具有從另一方的槽5a的側壁面擴散了n型雜質的雜質濃度分布。該p型擴散區(qū)2和n型擴散區(qū)3沿槽5a的深度方向構成了pn結部。在p型和n型擴散區(qū)2、3和槽5a的重復結構(pn重復結構)的第2主面一側形成了n型高濃度襯底區(qū)1。將槽5a的從第1主面算起的深度Td形成為比p型和n型擴散區(qū)2、3的從第1主面算起的深度Nd深了擴散長度L以上。在此，所謂擴散長度L，是p型擴散區(qū)2中包含的p型雜質或n型擴散區(qū)3中包含的n型雜質因在該半導體裝置制造時的全部的熱處理而擴散的長度的合計。此外，在本申請中，擴散長度L意味著「在表面上被注入的雜質因熱處理而擴散時雜質濃度成為表面濃度的1／10的深度(長度)」。因而，如果將雜質的擴散系數(shù)設為D，則擴散長度可從下式求出擴散長度=(loge10)1／2×2×(D×s)1／2(s=擴散時間[秒])以下，關于在p型擴散區(qū)2的形成中使用了硼、在n型擴散區(qū)3的形成中使用了磷的情況的該擴散長度L的具體的數(shù)值進行說明。首先，在槽5a與槽5a的間隔為2μm的元件的情況下，在對槽5a的各側壁注入了硼、磷后，必須有主要在表1中示出的1～4的熱處理。表1<tablesid="table1"num="001"><table>熱處理溫度熱處理時間1、側壁注入離子的擴散2、槽的埋入3、柵氧化膜的形成4、層間膜的形成1100℃850℃850℃850℃1小時1小時30分90分</table></tables>在此，使用表2的值作為硼和磷的擴散系數(shù)D。表2<tablesid="table2"num="002"><table>850℃1100℃硼1e-15cm2／Sec3．5e-13cm2／Sec磷1e-15cm2／sec3．5e-13cm2／sec</table></tables>如果從表1和表2的數(shù)值來計算硼的擴散長度L(硼)，則為下式L(硼)=(loge10)1／2×2×((3．5e-13×3600)1／2+(1e-15×10800)1／2)=(loge10)1／2×2×(3．5e-5+0．32e-5)(cm)=1．2μm因為硼和磷的擴散系數(shù)如表2中所示，幾乎相同，故結果，擴散長度L在硼和磷兩者中都為1．2μm。因此，在圖1中，有必要將槽5a的深度Td形成得比p型和n型擴散區(qū)2、3的深度Nd深1．2μm以上。從該擴散系數(shù)的表也可了解，擴散長度L事實上大多由950℃以上的高溫的熱處理來決定。另一方面，在高熱(例如，1000℃以上)的熱處理流程中，也有在裝置的升溫和降溫中涉及的熱處理的影響大到不能忽略的情況。例如，如果以5℃／分對950℃→1100℃進行升溫／降溫，則涉及合計為150℃／5℃／分=約30分的熱處理。如果以中間溫度(1025℃)來近似，則由于該熱處理，擴散長度L約為擴散長度=(loge10)1／2×2×(5e-14×1800)1／2=0．3μm這樣，擴散長度L變長。因而，在該情況下，有必要將槽5a的深度Td估計為深了0．3μm的深度。再有，也預先舉例示出在槽5a與槽5a的間隔為3μm、5μm的情況下的擴散長度L。在槽5a的間隔為3μm的情況下，上述的側壁注入離子的擴散條件為1100℃、約2小時。因為以后的熱處理條件相同，故擴散長度=(loge10)1／2×2×((3．5e-13×7200)1／2+(1e-15×10800)1／2)=1．6μm。在槽5a的間隔為5μm的情況下，由于如果槽間隔大到這種程度，則與側壁離子的擴散有關的熱處理的影響大，故必須在側壁擴散后進行基擴散。此時，側壁注入離子的擴散條件為1000℃、約5小時，基擴散的條件為1100℃、約1小時，因為其它的熱處理條件相同，故擴散長度=(loge10)1／2×2×((3．5e-13×21600)1／2+(1e-15×10800)1／2)=2．8μm。其次，說明本實施形態(tài)的制造方法。參照圖2，例如以外延生長等在n型高濃度襯底區(qū)1上形成具有足夠低的雜質濃度的n-雜質低濃度層6。其后，在第1主面上形成預定的掩模圖形，以該掩模圖形為掩模，對其下層進行各向異性刻蝕，形成多個槽5a。該槽5a的從第1主面算起的深度Td比n-雜質低濃度層6的從第1主面算起的深度Nd深上述的擴散長度L以上。其后，對槽5a的各側壁注入硼、磷，如圖1中所示，形成p型擴散區(qū)2和n型擴散區(qū)3，完成pn重復結構。在此，n-雜質低濃度層6的深度Nd如下那樣來定義。本申請中的所謂n-雜質低濃度層6的深度Nd，指的是在注入pn重復結構的p型和n型擴散區(qū)2、3的雜質之前的n-型雜質低濃度層6的深度。即，該n-雜質低濃度層6由外延生長等來形成，但在由外延生長形成的時刻，該外延層的厚度與n-雜質低濃度層6的厚度幾乎相等。但是，有在構成pn重復結構的p型和n型擴散區(qū)2、3的形成用的雜質的注入之前進行熱處理的情況。例如，雖然在圖2中未圖示，但如在圖39中所說明的那樣，有使用現(xiàn)有的雜質擴散法在n-雜質低濃度層6的第1主面上形成成為p型基區(qū)的p型擴散區(qū)的情況。此時，必須有基擴散用的熱處理。由于利用該熱處理高濃度的n型雜質從n型高濃度襯底區(qū)1向外延層擴散，故n-雜質低濃度層6的厚度變薄。這樣，由于根據(jù)是否在p型和n型擴散區(qū)2、3的形成用的離子注入之前進行熱處理，n-雜質低濃度層6的厚度不同，故在本申請中，將n-雜質低濃度層6的深度Nd定為上述的雜質注入之前的n-雜質低濃度層6的深度。在本實施形態(tài)中，將p型和n型擴散區(qū)2、3形成為比槽5a的底面淺了擴散長度L以上。因此，在槽5a的底面附近產(chǎn)生的雜質濃度的不均勻的部分不位于p型和n型擴散區(qū)2、3內，而是位于n型高濃度襯底區(qū)1內。此外，該雜質濃度的不均勻的部分也不會因制造工序中的熱處理而擴散而分布在p型和n型擴散區(qū)2、3內。由于n型高濃度襯底區(qū)1具有比n型擴散區(qū)3高得多的雜質濃度，故可將該n型高濃度襯底區(qū)1中的該雜質濃度的不均勻的程度減小到不對特性產(chǎn)生影響的程度。此外，可使p型和n型擴散區(qū)2、3的濃度在與第1主面垂直的方向上成為連續(xù)的預定的濃度。因此，即使在截止狀態(tài)下耗盡層擴展到p型和n型擴散區(qū)2、3的整體，電場也變得均勻，可使耐壓提高。此外，也可使導通狀態(tài)下的電阻減少。實施形態(tài)2本實施形態(tài)示出了槽的側壁的相對于第1主面的斜率在中途發(fā)生變化的情況的結構。參照圖3，槽5b具有例如相對于第1主面其側壁大致垂直地延伸的第1延伸部；以及與第1延伸部連通從該處開始側壁呈錐形延伸的第2延伸部。而且，槽5b的第1延伸部的深度Td1比重復結構的p型和n型擴散區(qū)2、3的深度Nd深了擴散長度L以上。再有，關于除此以外的結構，由于與圖1的結構大致相同，故對于相同的部件，附以相同的符號，省略其說明。在本實施形態(tài)的制造方法中，如圖4中所示，將槽5b的第1延伸部的深度Td1形成為比n-雜質低濃度層6的深度Nd深了擴散長度L以上。再有，關于除此以外的制造工序，由于與實施形態(tài)1大致相同，故省略其說明。此時，在斜率變化了的第2延伸部(錐形部)中，離子注入時的在側壁上的反射角度與第1延伸部不同。因此，在第2延伸部中，存在不僅在第2延伸部的底面、而且在第2延伸部的整個側壁面上產(chǎn)生被反射的雜質向相對的側壁面注入的擔心。即，存在在第2延伸部的整個側壁面上產(chǎn)生局部的濃度變化的擔心。因此，槽5b的第1延伸部的深度Td1比pn重復結構的p型和n型擴散區(qū)2、3的深度Nd深了擴散長度L以上。由此，即使在第2延伸部的整個側壁面上產(chǎn)生局部的濃度變化的情況下，局部的濃度變化也不會位于p型和n型擴散區(qū)2、3內。于是，與實施形態(tài)1相同，可在與第1主面垂直的方向上連續(xù)地以均勻的濃度來形成p型和n型擴散區(qū)2、3。因此，即使在截止狀態(tài)下耗盡層擴展到p型和n型擴散區(qū)2、3的整體，電場也變得均勻，可使耐壓提高。此外，也可使導通狀態(tài)下的電阻減少。實施形態(tài)3在本實施形態(tài)中，示出關于在對第1主面垂直的方向上連續(xù)地以均勻的濃度形成p型和n型擴散區(qū)2、3用的雜質的注入角度。參照圖5，有必要以能直接入射到比n-雜質低濃度層6的厚度Nd深了擴散長度L以上的位置上的角度來注入p型或n型雜質離子。由此，在比n-雜質低濃度層6深了擴散長度L以上的位置附近產(chǎn)生局部的濃度變化部。因此，其后即使形成pn重復結構的p型和n型擴散區(qū)2、3，局部的濃度變化部也不會位于p型和n型擴散區(qū)2、3內。這樣，通過不是對于槽5a的深度、而是對于n-雜質低濃度層6的厚度(深度)Nd來規(guī)定雜質離子的注入角，可在深度方向上連續(xù)地以均勻的濃度來形成p型擴散區(qū)2和n型擴散區(qū)3。實施形態(tài)4在本實施形態(tài)中，示出元件耐壓為300V的情況的各部的具體的數(shù)值。參照圖2，在所希望的元件耐壓為300V的情況下，n-雜質低濃度層6的雜質濃度約為1e13cm-3、厚度Nd約為17μm即可。該n-雜質低濃度層6，如實施形態(tài)1中已說明的那樣，不是用外延生長等形成的低濃度層本身，而是指在注入構成pn重復結構的p型和n型擴散區(qū)2、3的形成用的雜質之前具有比n型高濃度襯底區(qū)1低的雜質濃度的層。因而，根據(jù)在該雜質注入之前是否進行基擴散等，n-雜質低濃度層6的厚度Nd發(fā)生變化。為了抑制橫方向的電場的不均勻，希望p型擴散區(qū)2和n型擴散區(qū)3的橫方向的重復間距P為3～5μm以下。因為為了將導通電阻抑制得足夠小，n型擴散區(qū)3的比例越大越好，故希望槽5a的寬度W為1～1．5μm以下。因而，p型擴散區(qū)2和n型擴散區(qū)3的寬度分別約為1～2μm。更具體地說，以下說明將槽5a的寬度W定為1μm、將橫方向的重復間距定為3μm、將槽5a與槽5a之間定為2μm的情況。根據(jù)從槽5a的側壁面擴散到被槽5a間夾住的區(qū)域的中央部的必要性，p型和n型擴散區(qū)2、3的擴散長度L必須為L＞0．5×2μm。此外，由于如果完全擴散到槽5a間則不能形成pn重復結構，故大致L必須為L＜0．7×2μm。即，必須這樣來進行熱處理，使得L約為1μm＜L＜1．4μm。當然，在p型和n型擴散區(qū)2、3形成后形成基的情況下，必須這樣來進行熱處理，使得包含基極擴散的熱處理在內，L約為1μm＜L＜1．4μm。如圖2中所示，如果假定槽5a的側壁相對于第1主面大致垂直地延伸，則槽5a的深度Td必須為17μm+L=18～18．4μm以上。在如圖4中所示那樣槽5a的側壁的斜率在中途發(fā)生了變化的情況下，斜率變化的位置(第1延伸部的底部)的深度Td1必須位于比18～18．4μm深的位置上。此外，p型和n型擴散區(qū)2、3的形成用的雜質的傾斜注入如圖5中所示那樣離子必須直接入射到比n-雜質低濃度層6深了擴散長度L以上的位置上。因此，如果L=1μm，則必須以相對于第1主面的垂直方向為tan-1(1／(17+1))=3．2°以上的陡的角度來注入離子。實施形態(tài)5與實施形態(tài)4類似，在元件耐壓為50V的情況下，n-雜質低濃度層6的雜質濃度約為1e13cm-3、厚度Nd約為4μm即可。此時，希望槽5a的寬度W約為0．5μm以下，希望p型擴散區(qū)2和n型擴散區(qū)3的橫方向的重復間距P約為1．5μm以下。因而，p型和n型擴散區(qū)2、3的擴散長度L約為0．5～0．7μm。因而，在槽的形狀如圖1中所示那樣相對于第1主面大致垂直的情況下，槽5a的深度Td(在圖2中，是Td1)必須為4．5～4．7μm以上。實施形態(tài)6與實施形態(tài)4類似，在元件耐壓為1000V的情況下，n-雜質低濃度層6的雜質濃度約為le13cm-3、厚度Nd約為50μm即可。橫方向的重復間距P，盡可能窄，以便不引起橫向電場不均勻，即使在元件耐壓為1000V的情況下，也希望作成大致10μm以下的結構。因而，擴散長度L約為3～5μm。在槽的形狀如圖1所示那樣相對于第1主面大致垂直的情況下，槽5a的深度Td(在圖2中，是Td1)必須為53～55μm以上。實施形態(tài)7在本實施形態(tài)中，說明槽型MOSFET。參照圖6，在半導體襯底的第1主面上重復地設置了多個槽5a。在被該槽5a夾住的區(qū)域內設置了p型和n型擴散區(qū)2、3，在一方的槽5a的側壁面上設置了p型擴散區(qū)2，在另一方的槽5a的側壁面上設置了n型擴散區(qū)3。該p型擴散區(qū)2和n型擴散區(qū)3在沿槽5a的深度方向上構成了pn結部。在p型和n型擴散區(qū)2、3的第1主面一側形成了p型阱(也稱為p型基區(qū))7。在該p型阱7內且在另一方的槽5a的側壁面上設置了源n+擴散區(qū)8。沿另一方的槽5a的側壁面形成了柵電極層10，使其與被該源n+擴散區(qū)8和n型擴散區(qū)3夾住的p型阱7相對而中間介入了柵絕緣層9。在槽5a內充填了由低雜質濃度的硅(包含單晶、多晶、非晶質和微晶)或氧化硅膜等的絕緣物構成的充填層5。此外，在pn重復結構的第2主面一側形成了形成了與n型擴散區(qū)3相比濃度足夠高的漏n+區(qū)1。p型擴散區(qū)2具有從一方的槽5a的側壁面擴散了p型雜質的雜質濃度分布，n型擴散區(qū)3具有從另一方的槽5a的側壁面擴散了n型雜質的雜質濃度分布。因此，圖6的沿Y-Y’線的剖面的凈雜質濃度如圖7中所示那樣。參照圖7，因為從槽5a導入雜質，故槽5a的側壁面的雜質濃度高，越進入硅中，雜質濃度越低。如果進行熱擴散，則雜質大體按照高斯分布來分布，顯示出圖8那樣的分布。如果將表面雜質濃度Csn、Csp和擴散長度CHRn、CHRp定義為參數(shù)，則雜質濃度分布的形狀被確定。此時，在來自雙方的雜質的擴散濃度相等的位置上形成由p型擴散區(qū)2和n型擴散區(qū)3構成的pn結。參照圖6，將槽5a的從第1主面算起的深度Td形成為比pn重復結構的從第1主面算起的深度Nd深了p型擴散區(qū)2內的p型雜質或n型擴散區(qū)3內的n型雜質在該半導體裝置制造時的擴散長度L以上。其次，說明本實施形態(tài)的制造方法。參照圖9，利用例如外延生長法在成為漏n+區(qū)的n型高濃度襯底區(qū)1上形成具有與后述的雜質擴散工序的濃度分布相比足夠低的雜質濃度的n-雜質低濃度層6。此外，關于該n-雜質低濃度層6，除了外延生長法以外，也可直接粘合具有同等程度的雜質濃度的襯底，利用研磨得到所希望的厚度來形成。參照圖10，使用現(xiàn)有的雜質擴散法在該n-雜質低濃度層6的表面上形成成為MOSFET的p型基區(qū)的p型區(qū)7。在該p型區(qū)7上形成由熱氧化膜12、CVD氮化硅膜13和CVD氧化硅膜14構成的3層層疊結構，使其成為所希望的形狀。以該層疊結構12、13、14作為掩模，對其下層進行各向異性刻蝕。參照圖11，利用該刻蝕，形成貫通p型區(qū)7和n-雜質低濃度層6并到達n型高濃度襯底區(qū)1的槽5a。此時，將槽5a的從第1主面算起的深度形成為比n-雜質低濃度層6的從第1主面算起的深度深了在后工序中被注入到槽5a的側壁上的p型雜質或n型雜質在制造時的擴散長度L以上。在該硅各向異性刻蝕工序中，由于在臺面部分上需要刻蝕的保護膜，故在預先形成了CVD氧化硅膜14等的耐硅刻蝕性的膜之后，使用通常的照相制版工序和刻蝕工序進行圖形刻蝕。如上所述，由于必須以高精度來形成槽5a的寬度及高寬比，故使用NF3、SF6、SiF4等的氟系列的氣體來進行干法刻蝕。在上述的干法刻蝕中，在槽5a的側壁形成通常稱為淀積膜、其組成接近于氧化硅膜的薄膜。因此，在該硅各向異性刻蝕之后，利用氫氟酸(HF)系列的化學藥品除去該淀積膜。參照圖12，使用傾斜離子注入法，在槽5a的一方的側壁面上注入硼(B)，形成硼注入?yún)^(qū)2a。參照圖13，利用與上述的硼注入時斜率相反的傾斜離子注入法，在槽5a的另一方的側壁面上注入磷(P)，形成磷注入?yún)^(qū)3a。參照圖14，為了使利用離子注入導入的p型和n型雜質的剖面分布接近于最終要求的擴散剖面分布，對兩者的區(qū)域2a、3a同時進行熱處理。在該熱處理時，為了防止以離子方式注入了的原子向外方向擴散到離開槽5a的側壁面的氣氛中，在離子注入后，用作為絕緣物的CVD氧化硅膜5迅速地填埋槽5a。此外，通過盡可能迅速地填埋槽5a，也可防止制造工序氣氛中的塵埃侵入到槽5a的內部。在用硅作為半絕緣膜填埋到槽5a中的情況下，首先在帶有薄的熱氧化膜來代替上述的CVD氧化硅膜的狀態(tài)下，進行熱處理。然后，在利用干法刻蝕等的方法至少除去了槽5a底面的氧化膜之后，利用CVD法等來填埋上述的各種形態(tài)的硅。參照圖15，為了使利用離子注入導入的p型和n型雜質擴散，進行熱處理。由此，在被槽5a夾住的區(qū)域中形成p型擴散區(qū)2和n型擴散區(qū)3。對絕緣膜5，進行由整個面刻蝕引起的膜后退工序、即所謂的回刻(etchback)。參照圖16，由此，在槽5a的側壁面上露出p型基區(qū)7的側面。再有，在該絕緣膜5的除去時，除去3層層疊結構的最上層的CVD氧化硅膜14。該絕緣膜5的回刻工序，可利用干法刻蝕和濕法刻蝕的任一種來實現(xiàn)，但為了高精度地進行加工，一般來說，希望用干法刻蝕。參照圖17，其后，例如利用熱氧化法，在槽5a的側壁面上露出的硅部分上形成由氧化硅膜構成的柵絕緣層9。參照圖18，利用CVD法形成導入了雜質的多晶硅膜(摻雜多晶硅膜)10，以便在填埋槽5a的上部的同時覆蓋CVD氮化硅膜13。對該摻雜多晶硅膜10進行回刻。參照圖19，由此，在p型基區(qū)7的側面上形成介入柵絕緣層9而相對的柵電極層10。其后，依次除去CVD氮化硅膜13和熱氧化膜12。參照圖20，由此，露出p型基區(qū)7的上部表面。參照圖21，利用熱氧化法在已露出的p型基區(qū)7上和被充填的槽5a上形成頂蓋氧化膜15。利用通常的照相制版技術，在該頂蓋氧化膜15上形成具有所希望的形狀的抗蝕劑圖形21a。通過以該抗蝕劑圖形21a作為掩模進行離子注入，在p型基區(qū)7內形成源n+擴散區(qū)8。在除去了抗蝕劑圖形21a之后，利用通常的照相制版技術和刻蝕技術，只是有選擇地除去p型基區(qū)7上的頂蓋氧化膜15。參照圖22，形成源電極層16，以便與這樣露出的p型基區(qū)7的表面相接。這樣，完成槽型MOSFET。再有，在上述的制造方法中，如圖11中所示，槽5a的側壁相對于半導體襯底的第1主面大致垂直地延伸，但也可如圖23中示出的槽5b那樣，側壁的斜率在中途發(fā)生變化。此時，槽5b的側壁的斜率發(fā)生變化的部分(第1延伸部的底部)的深度，如在實施形態(tài)2中已說明的那樣，必須比n-雜質低濃度層6的深度深了擴散長度L以上。由此完成的槽型MOSFET的結構如圖24中所示。再有，圖24中示出的結構，除了槽5b的側壁的斜率在中途發(fā)生了變化這一點和該變化的部分的深度比p型和n型擴散區(qū)2、3的深度深了擴散長度L以上這一點以外，與圖6中示出的結構大致相同。因此，對于相同的部件附以相同的符號，省略其說明。再有，關于在圖12和圖13中示出的硼和磷的注入角度，必須以在實施形態(tài)3中已說明的角度來注入。即，如圖25和圖26中所示，必須是將雜質直接注入到比n-雜質低濃度層6的從第1主面算起的深度深了擴散長度L以上的側壁面上那樣的角度。在本實施形態(tài)中，由于能使p型和n型擴散區(qū)2、3的濃度成為在與第1主面垂直的方向上連續(xù)地均勻的濃度，故可得到高耐壓、低導通電阻的槽型MOSFET。實施形態(tài)8在本實施形態(tài)中，說明平面型MOSFET。參照圖27，本實施形態(tài)中的平面型MOSFET與圖6中示出的槽型MOSFET相比，在p型阱7a、源n+擴散區(qū)8a的配置和柵絕緣層9a、柵電極層10a的配置方面不同。即，p型阱7a在半導體襯底的第1主面上被夾在源n+擴散區(qū)8a與n型擴散區(qū)3之間。而且，在被該源n+擴散區(qū)8a與n型擴散區(qū)3夾住的p型阱7a的第1主面上形成柵電極層10a而中間介入了柵絕緣層9a。再有，由于關于除此以外的結構與圖6中示出的結構大致相同，故對于相同的部件附以相同的符號，省略其說明。其次，說明本實施形態(tài)的制造方法。在本實施形態(tài)的制造方法中，首先，經(jīng)過與圖9～圖15中示出的實施形態(tài)7大致相同的工序。其后，如圖28中所示，只在槽5a內殘存了充填層5之后，如圖27中所示，形成源n+擴散區(qū)8a、柵絕緣層9a及柵電極層10a，完成平面型MOSFET。再有，在圖27中，槽5a的側壁相對于第1主面大致垂直地延伸，但也可如圖29中示出的槽5b那樣，側壁的斜率在中途發(fā)生變化。此時，槽的側壁的斜率變化的部分(第1延伸部的底部)的深度，如在實施形態(tài)2中已說明的那樣，比p型和n型擴散區(qū)2、3的深度深了擴散長度L以上。再有，由于關于除此以外的圖29中示出的結構，與圖27中示出的結構大致相同，故對于相同的部件附以相同的符號，省略其說明。在本實施形態(tài)中，由于能使p型和n型擴散區(qū)2、3的濃度成為在對第1主面垂直的方向上連續(xù)地均勻的濃度，故可得到高耐壓、低導通電阻的平面型MOSFET。實施形態(tài)9在本實施形態(tài)中，說明在襯底表面上形成了p型基的二極管。參照圖30，在半導體襯底的第1主面上重復地設置了多個槽5a。在被該槽5a夾住的區(qū)域內設置了p型和n型擴散區(qū)2、3，在一方的槽5a的側壁面上設置了p型擴散區(qū)2，在另一方的槽5a的側壁面上設置了n型擴散區(qū)3。該p型擴散區(qū)2和n型擴散區(qū)3在沿槽5a的深度方向上構成了pn結部。在p型和n型擴散區(qū)2、3的第1主面一側形成了p型基區(qū)7。在槽5a內充填了由低雜質濃度的硅(包含單晶、多晶、非晶質和微晶)、氧化硅膜等的絕緣物構成的充填層5。在p型和n型擴散區(qū)2、3、槽5a和pn重復結構的第2主面一側形成了n型高濃度襯底區(qū)1。p型擴散區(qū)2具有從一方的槽5a的側壁面擴散了的雜質濃度，n型擴散區(qū)3具有從另一方的槽5a的側壁面擴散了的雜質濃度分布。將槽5a的從第1主面算起的深度Ld形成為比pn重復結構的從第1主面算起的深度Nd深了擴散長度L以上。其次，說明本實施形態(tài)的制造方法。在本實施形態(tài)的制造方法中，首先，經(jīng)過與圖9～圖15中示出的實施形態(tài)1大致相同的工序。其后，得到與圖28中所示的實施形態(tài)8同樣的結構。然后，依次除去CVD氮化硅膜13和熱氧化膜12，完成圖30中所示的二極管。再有，在圖30中，槽5a的側壁相對于第1主面大致垂直地延伸，但也可如圖31中示出的槽5b那樣，側壁的斜率在中途發(fā)生變化。此時。槽5b的側壁的斜率變化的部分(第1延伸部的底部)的深度，如在實施形態(tài)2中已說明的那樣，比p型和n型擴散區(qū)2、3的深度深了擴散長度L以上。再有，由于關于除此以外的圖31中示出的結構，與圖30中示出的結構大致相同，故對于相同的部件附以相同的符號，省略其說明。在本實施形態(tài)中，由于能使p型和n型擴散區(qū)2、3的濃度成為在與第1主面垂直的方向上連續(xù)地均勻的濃度，故可得到高耐壓、低導通電阻的二極管。實施形態(tài)10在本實施形態(tài)中，說明在襯底表面上形成了肖特基結的肖特基勢壘二極管。參照圖32，在本實施形態(tài)中，與圖30中示出的結構相比，在設置了構成肖特基結的電極18來代替p型基區(qū)7這一點上不同。即，到半導體襯底的第1主面為止形成了構成pn重復結構的p型擴散區(qū)2和n型擴散區(qū)3，在n型擴散區(qū)3的第1主面上形成了構成肖特基結的電極18。再有，由于關于除此以外的結構，與圖30中示出的結構大致相同，故對于相同的部件附以相同的符號，省略其說明。其次，說明本實施形態(tài)的制造方法。參照圖33，利用例如外延生長法，在n型高濃度襯底區(qū)1上形成n-雜質低濃度層6。此后，在第1主面上形成由熱氧化膜12、CVD氮化硅膜13和CVD氧化硅膜14構成的3層層疊結構，使其成為所希望的形狀。以該層疊結構12、13、14作為掩模，對其下層進行各向異性刻蝕。參照圖34，利用該刻蝕，形成貫通n-雜質低濃度層6并到達n型高濃度襯底區(qū)1的槽5a。將槽5a的從第1主面算起的深度形成為比n-雜質低濃度層6的從第1主面算起的深度深了擴散長度L以上。此后，如圖12～圖14中所示，進行離子注入和雜質擴散用的熱處理，成為圖35中所示的狀態(tài)。此后，除去充填層5，使其只殘存在槽5a內，同時除去CVD氧化硅膜14，其后再依次除去CVD氮化硅膜13和熱氧化膜12，成為圖36中所示的狀態(tài)。此后，如圖32中所示，在第1主面上形成與n型擴散區(qū)3進行肖特基接合那樣的電極18，完成肖特基勢壘二極管。再有，在圖32中，槽5a的側壁對第1主面大致垂直地延伸，但也可如圖37中示出的槽5b那樣，側壁的斜率在中途發(fā)生變化。此時，槽5b的側壁的斜率變化的部分(第1延伸部的底部)的深度，比p型和n型擴散區(qū)2、3的深度深了擴散長度L以上。再有，由于關于除此以外的圖37中示出的結構，與圖32中示出的結構大致相同，故對于相同的部件附以相同的符號，省略其說明。在本實施形態(tài)中，由于能使p型和n型擴散區(qū)2、3的濃度成為在與第1主面垂直的方向上連續(xù)地均勻的濃度，故可得到高耐壓、低導通電阻的肖特基勢壘二極管。應了解，這次公開的實施形態(tài)在所有的方面是例示性的而不是限制性的。本發(fā)明的范圍不是由上述的說明而是由權利要求的范圍來示出，意圖是包含與權利要求的范圍均等的意義和范圍內的全部變更。產(chǎn)業(yè)上利用的可能性本發(fā)明可有利地適用于在各種電源裝置等中使用的低導通電阻且低開關損耗的功率半導體裝置及其制造方法。權利要求1．一種半導體裝置，其特征在于具備第1導電型的半導體襯底，具有互相相對的第1和第2主面，而且具有設置在上述第1主面上的多個槽；第1導電型的第1雜質區(qū)，在被多個上述槽中的相鄰的一方和另一方的槽夾住的上述半導體襯底的區(qū)域內的上述一方的槽的側壁面上被形成，具有從上述一方的槽的側壁面開始擴散了第1導電型的雜質的雜質濃度分布，而且具有比上述半導體襯底的第1導電型的區(qū)域的雜質濃度低的雜質濃度；以及第2導電型的第2雜質區(qū)，在被上述一方和另一方的槽夾住的上述區(qū)域內的上述另一方的槽的側壁面上被形成，具有從上述另一方的槽的側壁面開始擴散了第2導電型的雜質的雜質濃度分布，而且與上述第1雜質區(qū)形成pn結，上述一方和另一方的槽具有相對于上述第1主面其側壁面維持預定的斜率、同時從上述第1主面到第1深度位置延伸的第1延伸部，將上述第1和第2雜質區(qū)形成為從上述第1深度位置朝向上述第1主面一側淺了上述第1和第2導電型雜質在制造時擴散的長度以上。2．如權利要求1中所述的半導體裝置，其特征在于上述一方和另一方的槽還具有第2延伸部，該第2延伸部與上述第1延伸部連通，從上述第1深度位置開始延伸到上述第2主面一側的第2深度位置，而且具有與上述第1延伸部不同的上述側壁面的斜率。3．如權利要求1中所述的半導體裝置，其特征在于，還具備第2導電型的第3雜質區(qū)，在上述第1和第2雜質區(qū)的上述第1主面一側被形成，與上述第2雜質區(qū)導電性地連接；第1導電型的第4雜質區(qū)，在上述第1主面和上述一方的槽的側壁面的至少任一個面上被形成，使其夾住上述第3雜質區(qū)與上述第1雜質區(qū)相對；以及柵電極層，與被上述第1和第4雜質區(qū)夾住的上述第3雜質區(qū)相對，而中間介入了柵絕緣層。4．如權利要求3中所述的半導體裝置，其特征在于在上述槽內形成了上述柵電極層。5．如權利要求3中所述的半導體裝置，其特征在于在上述第1主面上形成了上述柵電極層。6．如權利要求1中所述的半導體裝置，其特征在于，還具備第2導電型的第3雜質區(qū)，該雜質區(qū)在上述第1和第2雜質區(qū)的上述第1主面一側被形成，與上述第2雜質區(qū)導電性地連接。7．如權利要求1中所述的半導體裝置，其特征在于，還具備與上述第1雜質區(qū)進行了肖特基接合的電極層。8．如權利要求1中所述的半導體裝置，其特征在于上述第1和第2導電型雜質在制造時擴散的長度比從上述一方或另一方的槽的側壁面開始到上述第1和第2雜質區(qū)的pn結為止的距離長。9．一種半導體裝置的制造方法，其特征在于具備下述工序形成半導體襯底的工序，該半導體襯底具有互相相對的第1和第2主面，在上述第2主面上具有第1導電型的高濃度區(qū)域，而且在上述高濃度區(qū)域的上述第1主面一側具有第1導電型的低濃度區(qū)域；在上述半導體襯底中形成多個槽的工序，該多個槽具有相對于上述第1主面其側壁面維持預定的斜率、同時從上述第1主面到上述高濃度區(qū)域內的第1深度位置延伸的第1延伸部；對被多個上述槽中的相鄰的一方和另一方的槽夾住的上述半導體襯底的區(qū)域內的上述一方的槽的側壁面傾斜地注入第1導電型雜質，在上述一方的槽的側壁面上形成具有比上述高濃度區(qū)域低的雜質濃度的第1導電型的第1雜質區(qū)的工序；以及對被上述一方和另一方的槽夾住的上述半導體襯底的區(qū)域內的上述另一方的槽的側壁面傾斜地注入第2導電型雜質，在上述另一方的槽的側壁面上形成第2導電型的第2雜質區(qū)以便與上述第1雜質區(qū)構成pn結的工序，上述第1深度位置位于從上述高濃度區(qū)域與上述低濃度區(qū)域的接合部算起到上述第2主面一側隔開上述第1和第2導電型雜質在制造時擴散的長度以上的間隔的位置上，以直接入射到從上述高濃度區(qū)域與上述低濃度區(qū)域的接合部算起到上述第2主面一側隔開了上述第1和第2導電型雜質在制造時擴散的長度以上的間隔的深度位置上的上述槽的側壁面上的角度注入上述第1和第2導電型雜質這兩者。10．如權利要求9中所述的半導體裝置的制造方法，其特征在于將多個上述槽形成為具有第2延伸部，該第2延伸部與上述第1延伸部連通，從上述第1深度位置開始延伸到上述第2主面一側的第2深度位置，而且具有與上述第1延伸部不同的上述側壁面的斜率。11．如權利要求9中所述的半導體裝置的制造方法，其特征在于，還具備在上述第1和第2雜質區(qū)的上述第1主面一側形成第2導電型的第3雜質區(qū)以便與上述第2雜質區(qū)導電性地連接的工序；在上述第1主面和上述一方的槽的側壁面的至少任一個面上形成第1導電型的第4雜質區(qū)以便夾住上述第3雜質區(qū)與上述第1雜質區(qū)相對的工序；以及形成柵電極層以便與被上述第1和第4雜質區(qū)夾住的上述第3雜質區(qū)相對而中間介入了柵絕緣層的工序。12．如權利要求11中所述的半導體裝置的制造方法，其特征在于在上述槽內形成上述柵電極層。13．如權利要求11中所述的半導體裝置的制造方法，其特征在于在上述第1主面上形成上述柵電極層。14．如權利要求9中所述的半導體裝置的制造方法，其特征在于，還具備在上述第1和第2雜質區(qū)的上述第1主面一側形成第2導電型的第3雜質區(qū)以便與上述第2雜質區(qū)導電性地連接的工序。15．如權利要求9中所述的半導體裝置的制造方法，其特征在于，還具備形成與上述第1雜質區(qū)進行肖特基接合的電極層的工序。16．如權利要求9中所述的半導體裝置的制造方法，其特征在于，還具備上述第1和第2導電型雜質在制造時擴散的長度比從上述一方或另一方的槽的側壁面開始到上述第1和第2雜質區(qū)的pn結為止的距離長。全文摘要在半導體襯底的第1主面上形成了多個槽5a,在槽5a間被夾住的區(qū)域內形成了p型擴散區(qū)2和n型擴散區(qū)3,以便沿槽的深度方向構成pn結。P型擴散區(qū)2具有從一方的槽5a的側壁面擴散了p型雜質的雜質濃度分布,n型擴散區(qū)3具有從另一方的槽5a的側壁面擴散了n型雜質的雜質濃度分布。在p型擴散區(qū)2和n型擴散區(qū)3的第2主面一側形成了n文檔編號H01L29/423GK1279822SQ9881141公開日2001年1月10日申請日期1998年7月23日優(yōu)先權日1998年7月23日發(fā)明者新田哲也,湊忠玄,上西明夫申請人:三菱電機株式會社