專利名稱：半導體集成電路裝置及其制造方法
技術領域：
本發(fā)明涉及半導體集成電路裝置及其制造方法，特別是涉及對具有DRAM(Dynamic Random Access Memory，動態(tài)隨機存取存儲器)的半導體集成電路裝置適用且有效的技術。
背景技術：
DRAM的存儲單元配置在矩陣狀地配置在半導體襯底的主面上的多條字線和多條位線的交點上，且由一個信息存儲用電容元件和與之串聯(lián)連接的一個存儲單元選擇用MISFET構成。該存儲單元選擇用MISFET形成于用器件隔離區(qū)域把周圍圍起來的半導體襯底的有源區(qū)域上，主要由柵極氧化膜、與柵極構成為一體的柵極電極和構成源和漏的一對半導體區(qū)域構成。位線配置于存儲單元選擇用MISFET的上部，與借助于2個存儲單元選擇用MISFET而共有的上述源、漏的一方電連。信息存儲用電容元件同樣地配置于存儲單元選擇用MISFET的上部，并與上述源、漏的另一方電連。
在特開平5-291532號公報等中講述了具備這種存儲單元構造的DRAM。在該公報中講述的DRAM的存儲單元，為了使得在使存儲單元選擇用MISFET微細化時可以確保其柵極長度，同時可以使字線的間距變窄，要在有源區(qū)域(字線作為存儲單元選擇用MISFET的柵極電極起作用的區(qū)域)處使字線的寬度變粗，在其它的區(qū)域處使字線的寬度變細。
此外，在上述公報中所述的DRAM的存儲單元，為了使得可以良好地確保連接存儲單元選擇用MISFET的源、漏的一方和位線的接觸孔的導通，要使位線的寬度在一部分處變粗并一直延伸到有源區(qū)域的上部，同時使有源區(qū)域的圖形變成為鷗翼狀，且使其一部分彎向位線一側。
但是，上述公報中所述的DRAM的存儲單元，當存儲單元的尺寸向微細化發(fā)展，最小加工尺寸變成為光刻技術的析象界限左右時，由于光刻技術對微細的曲線圖形或彎曲圖形進行析象是困難的，故在或者使字線或位線的寬度在一部分處變粗，或者使有源區(qū)域的平面圖形變成為鷗翼狀的情況下，就不能確保良好的尺寸精度。此外，由于連接信息存儲用電容元件的下部電極和存儲單元選擇用MISFET的源、漏的另一方的貫通孔配置在位線與位線之間，故在位線的寬度在一部分處變粗的情況下，要確保貫通孔的開孔余量的困難的，且不能確實地防止貫通孔內的下部電極與位線間的短路。
本發(fā)明的目的是，提供一種可以推進DRAM存儲單元的微細化的技術。
本發(fā)明的上述以及其它的目的和新的特征，將會通過閱讀本說明書的講述和附圖了解清楚。
發(fā)明的公開在本申請中所公開的發(fā)明之內，簡單地說來，代表性的內容如下所述。
(1)本發(fā)明的半導體集成電路裝置，具有DRAM存儲單元，該存儲單元由具備配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條位線的交點上，且與上述字線構成為一體的柵電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成，上述多條字線，沿上述半導體襯底的主面的第1方向用同一寬度延伸，而相鄰的字線彼此間的間隔比上述寬度小。
(2)本發(fā)明的半導體集成電路裝置，上述相鄰的柵極電極彼此間的間隔，用由光刻技術的析象界限決定的最小尺寸構成。
(3)本發(fā)明的半導體集成電路裝置，上述字線和與之構成為一體的上述存儲單元選擇用MISFET的柵極電極，用至少在一部分內含有金屬膜的導電膜構成。
(4)本發(fā)明的半導體集成電路裝置，形成上述存儲單元選擇用MISFET的有源區(qū)域，由沿上述半導體襯底的主面的第2方向延伸的、周圍被器件隔離區(qū)域圍起來的島狀圖形構成。
(5)本發(fā)明的半導體集成電路裝置，把上述有源區(qū)域圍起來的器件隔離區(qū)域，用器件隔離溝構成，該器件隔離溝用下述方法形成向在上述半導體襯底的主面上開孔后的溝內埋入絕緣膜。
(6)本發(fā)明的半導體集成電路裝置，上述位線通過絕緣膜形成于上述存儲單元選擇用MISFET的上方，電連上述存儲單元選擇用MISFET的源、漏的一方和上述位線的接觸孔，對于上述存儲單元選擇用MISFET的柵極電極自對準地形成。
(7)本發(fā)明的半導體集成電路裝置，上述信息存儲用電容元件通過絕緣膜形成于上述存儲單元選擇用MISFET的上方，電連上述存儲單元選擇用MISFET的源、漏的另一方和上述信息存儲用電容元件的一方的電極的接觸孔，對于上述存儲單元選擇用MISFET的柵極電極自對準地形成。
(8)本發(fā)明的半導體集成電路裝置，具有DRAM的存儲單元，該存儲單元由具備配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條位線的交點上，且與上述字線構成為一體的柵電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成，上述位線沿上述半導體襯底的主面的第2方向用同一寬度直線延伸，相鄰的位線彼此間的間隔比上述寬度寬。
(9)本發(fā)明的半導體集成電路裝置，上述位線的寬度用由光刻技術的析象界限決定的最小尺寸以下的尺寸構成。
(10)本發(fā)明的半導體集成電路裝置，上述位線由至少在一部分內含有金屬膜的導電膜構成。
(11)本發(fā)明的半導體集成電路裝置，具有DRAM的存儲單元，該存儲單元由具備配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條的位線的交點上，且與上述字線構成為一體的柵電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成，形成上述存儲單元選擇用MISFET的有源區(qū)域，由沿上述半導體襯底的主面的第2方向延伸的、周圍被器件隔離區(qū)域圍起來的島狀圖形構成。上述多條字線沿上述半導體襯底的主面的第1方向用同一寬度和同一間隔延伸，通過第1絕緣膜在上述器件隔離區(qū)域的上部形成的位線，沿上述半導體襯底的主面的第2方向用同一寬度和同一間隔延伸，電連在上述有源區(qū)域上形成的上述存儲單元選擇用MISFET的源、漏的一方和在上述器件隔離區(qū)域的上部形成的上述位線的第1接觸孔，第1方向的直徑比第2方向的直徑大，其一部分延伸到上述器件隔離區(qū)域的上邊。
(12)本發(fā)明的半導體集成電路裝置，向上述第1接觸孔的內部埋入摻有與上述存儲單元選擇用MISFET的源、漏同一導電類型的雜質的多晶硅膜。
(13)本發(fā)明的半導體集成電路裝置，上述位線和上述存儲單元選擇用MISFET的源、漏的一方，通過存在于上述位線和上述第1絕緣膜之間的第2絕緣膜上形成的第1貫通孔進行電連。
(14)本發(fā)明的半導體集成電路裝置，上述位線的寬度比上述第1貫通孔的直徑小。
(15)本發(fā)明的半導體集成電路裝置，上述第1接觸孔由第1方向的直徑比第2方向的直徑大，且其一部分延伸到上述器件隔離區(qū)域上邊的第1區(qū)域，和在上述第1區(qū)域的下部形成，且第1方向的直徑與第2方向的直徑大體上相等的第1區(qū)域構成，上述第1區(qū)域在上述存儲單元選擇用MISFET的上方形成。
(16)本發(fā)明的半導體集成電路裝置，上述信息存儲用電容元件通過第3絕緣膜形成于上述位線的上方，并通過在上述第3絕緣膜上形成的第2貫通孔，和在上述第2貫通孔的下部的上述第1絕緣膜上形成的第2接觸孔，與上述存儲單元選擇用MISFET的源、漏的另一方電連。
(17)本發(fā)明的半導體集成電路裝置，向上述第2接觸孔的內部埋入摻有與上述存儲單元選擇用MISFET的源、漏同一導電類型的雜質的多晶硅膜。
(18)本發(fā)明的半導體集成電路裝置，上述第2貫通孔配置在相鄰的上述位線之間，且對于上述位線自對準地形成。
(19)本發(fā)明的半導體集成電路裝置，其構成為具備第1、第2和第3字線，這些字線具備多個使具有源極、漏極和柵極電極的存儲單元選擇用MISFET和具有第1電極、電介質薄膜和第2電極的信息存儲用電容元件串聯(lián)連接的存儲單元，而且，各個字線在半導體襯底的主面上邊的第1方向上延伸，且各個位線的一部分構成上述存儲單元選擇用MISFET的柵極電極；第1和第2位線，各個位線在與上述半導體襯底的主面上邊的上述第1方向垂直的第2方向上延伸，且相互相鄰的配置，上述第1、第2和第3字線的寬度大體上相等，上述第1字線和與之相鄰的上述第2字線的間隔與上述第2字線和與之相鄰的上述第3字線的間隔大體上相等且每個都比上述寬度小。上述第1和第2位線，寬度大體上相等，而且彼此間的間隔比上述寬度大。
(20)本發(fā)明的半導體集成電路裝置，還具備第1導體層，用來連接上述存儲單元選擇用MISFET的上述源、漏的一方和上述第1位線，且位于上述第1字線與上述第2字線之間；第2導體層，用來對上述存儲單元選擇用MISFET的上述源、漏的另一方和上述信息存儲用電容元件的上述第1電極進行連接，且位于上述第2字線和上述第3字線之間，上述存儲單元選擇用MISFET的上述源、漏的一方和上述第1導體層對于上述第1字線和上述第2字線自對準地進行連接，上述存儲單元選擇用MISFET的上述源、漏的另一方與上述第2導體層對于上述第2字線和上述第3字線自對準地進行連接。
(21)本發(fā)明的半導體集成電路裝置的制造方法，是一種具有配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條位線的交點上，且具備與上述位線構成為一體的柵極電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成的DRAM存儲單元的半導體集成電路裝置的制造方法，具備下述工序(a)在第1導電類型的半導體襯底的主面上形成器件隔離區(qū)域和周圍被上述器件隔離區(qū)域圍起來且用在眼上述半導體襯底的主面的第2方向延伸的島狀圖形構成的有源區(qū)域的工序；(b)采用使在上述半導體襯底的主面上邊形成的第1導電膜圖形化的辦法，形成在上述半導體襯底的第1主面上延伸，且其間隔比其寬度狹窄的字線的工序；(c)采用向上述半導體襯底的主面內導入第2導電類型雜質的辦法，形成上述存儲單元選擇用MISFET的源、漏的工序。
(22)本發(fā)明的半導體集成電路裝置的制造方法，用由光刻技術的析象界限決定的最小尺寸形成上述柵極電極的間隔。
(23)本發(fā)明的半導體集成電路裝置的制造方法，在上述(c)工序之后，還具備下述工序(d)在上述存儲單元選擇用MISFET的上部形成第1絕緣膜，接著在上述第1絕緣膜的上述形成刻蝕速率與上述第1絕緣膜不同的第2絕緣膜的工序；(e)采用在上述第2絕緣膜對上述第1絕緣膜的刻蝕速率變大的條件下，對上述存儲單元選擇用MISFET的源、漏的上部的上述第2絕緣膜進行了刻蝕后，對上述存儲單元選擇用MISFET的源、漏的上部的上述第1絕緣膜進行刻蝕的辦法在上述源，漏的一方的上部，對于上述柵極電極自對準地形成在第1方向上直徑比第2方向的直徑大，且其一部分延伸到上述器件隔離區(qū)域上的第1接觸孔，在另一方的上部，對于上述柵極電極自對準地形成第1方向的直徑與第2方向的直徑大體上相等的第2接觸孔的工序；
(f)在把導電膜埋入到上述第1接觸孔和上述第2接觸孔內之后，在上述第2絕緣膜的上部形成第3絕緣膜，接著在延伸到上述第1接觸孔的上述器件隔離區(qū)域上的區(qū)域上邊的第3絕緣膜上形成第1貫通孔的工序；(g)采用使在上述第3絕緣膜的上部形成的第2導電膜圖形化的辦法，形成沿上述半導體襯底的主面的第2方向用同一寬度延伸，且彼此間的間隔比上述寬度還寬的位線，并通過在上述第3絕緣膜上形成的上述第1貫通孔使上述位線與上述第1接觸孔電連的工序。
(24)本發(fā)明的半導體集成電路裝置的制造方法，用由光刻技術的析象界限決定的最小尺寸以下的尺寸形成上述位線的寬度。
(25)本發(fā)明的半導體集成電路裝置的制造方法，在上述(g)工序之后，還具備下述工序(h)在上述位線的上部形成第4絕緣膜，接著在上述第4絕緣膜的上部形成刻蝕速率與上述第4絕緣膜不同的第5絕緣膜的工序；(i)采用在上述第5絕緣膜對上述第4絕緣膜的刻蝕速率變大的條件下，對上述第2接觸孔的上部的上述第5絕緣膜進行刻蝕之后，對身第2接觸孔的上部的上述第4絕緣膜進行刻蝕的辦法，在上述第2接觸孔的上部對于上述位線自對準地形成第2貫通孔的工序；(j)采用使在上述第5絕緣膜的上部形成的第3絕緣膜圖形化的辦法，形成通過上述第2貫通孔與上述第2接觸孔電連的信息存儲用電容元件的下部電極的工序。
附圖的簡單說明

圖1是作為本發(fā)明的實施例1的半導體集成電路裝置的等效電路圖。
圖2的概略平面圖示出了作為實施例1的半導體集成電路裝置中DRAM的存儲陣列的一部分。
圖3的平面圖擴大示出了圖2的一部分。
圖4是沿圖3的A-A’線和B-B’線的半導體襯底的剖面圖。
圖5～圖7的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖8的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖9、圖10的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖11的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖12～圖14的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖15的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖16、圖17的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖18的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖19的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖20的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖21～圖24的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖25的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖26～圖30的半導體襯底的要部平面圖示出了作為實施例1的DRAM的存儲單元的制造方法。
圖31的半導體襯底的要部平面圖示出了作為實施例2的DRAM的存儲單元的制造方法。
圖32的半導體襯底的要部平面圖示出了作為實施例2的DRAM的存儲單元的制造方法。
圖33的半導體襯底的要部平面圖示出了作為實施例2的DRAM的存儲單元的制造方法。
圖34～圖36的半導體襯底的要部平面圖示出了作為實施例2的DRAM的存儲單元的制造方法。
圖37的半導體襯底的要部平面圖示出了作為實施例3的DRAM的存儲單元的制造方法。
圖38～圖42的半導體襯底的要部平面圖示出了作為實施例3的DRAM的存儲單元的制造方法。
優(yōu)選實施例以下，根據(jù)附圖詳細說明本發(fā)明的實施例。另外，在用來說明實施例的所有的圖中，對于具有同一功能的構件賦予同一個標號，免予反復地對其進行說明。
實施例1圖1是作為本發(fā)明的一個實施例的DRAM的等效電路圖。如圖所示，該DRAM的存儲陣列(MARY)由配置成矩陣狀的多條字線WL(WLn-1、WLn、WLn+1、…)和多條位線BL及配置在它們的交點上的多個存儲單元(MC)構成。存儲1位的信息的1個存儲單元由1個信息存儲用電容元件C和與之串聯(lián)連接的1個存儲單元選擇用MISFET Qs構成。存儲單元選擇用MISFET Qs的源、漏的一方，與信息存儲用電容元件C電連，另一方則與位線BL電連。字線WL的一端，連接到字線驅動器WD上，位線BL的一端則連接到讀出放大器SA上。
圖2的半導體襯底的概略平面圖示出了上述存儲陣列的一部分。圖3的平面圖擴大示出了圖2的一部分。圖4是沿圖3的A-A’線和B-B’線的半導體襯底的剖面圖。另外，圖2和圖3僅僅示出了構成存儲單元的導電層(除去極板電極)，導電層間的絕緣膜或在存儲單元的上部形成的布線的圖示則被省略。
DRAM的存儲單元在p型半導體襯底1的主面上形成的p型阱2內形成。該存儲單元的平面尺寸為例如0.46微米×0.46微米。雖然沒有特別限定，但是形成了存儲單元的區(qū)域(存儲陣列)的p型阱2，為了防止來自在半導體襯底1上形成的電路(例如作為外圍電路的一部分的輸入輸出電路)的噪聲的影響，要用在其下部形成的n型半導體區(qū)域3與p型的半導體襯底1進行電隔離。
存儲單元選擇用MISFET Qs用n溝型構成，在上述p型阱2的有源區(qū)域L內形成。如圖2和圖3所示，該有源區(qū)域L由沿圖的左右方向(X方向)筆直地延伸的細長的島狀的圖形構成，X方向的尺寸為1.16微米，圖的上下方向(Y方向)的尺寸為0.24微米。在用這樣的簡單的直線圖形構成有源區(qū)域L的情況下，由于即便是微細化到用光刻技術的析象精度為止，也不會生成析象困難的微細的圖形，故可以確保良好的尺寸精度。另外，上邊所說的有源區(qū)域L的尺寸和以下要講述的存儲單元的各個構成要素的尺寸，是例示性的尺寸，并不是用來限定本發(fā)明的尺寸。
如圖4所示，把上述有源區(qū)域L圍起來的器件隔離區(qū)域，用向在p型阱2上開孔的淺的溝內埋入氧化硅膜4形成的器件隔離溝5構成。埋入到器件隔離溝5內的氧化硅膜4，其表面已平坦化為使得變成為與有源區(qū)域L大體上同一高度。用器件隔離溝5構成的器件隔離區(qū)域，由于在有源區(qū)域的端部不存在鳥喙(bird’s beak)，故與用LOCOS法(選擇氧化法)形成的同一尺寸的器件隔離區(qū)域(場氧化膜)比，可以加大有源區(qū)域L的有效面積。
在上述每一個有源區(qū)域L上，都在X方向上相鄰地形成相互共有源、漏的一方的2個存儲單元選擇用MISFET Qs。存儲單元選擇用MISFET Qs主要由柵極氧化膜6、柵極電極7和構成源、漏的一對n型半導體區(qū)域8、8構成。
如圖2和圖3所示，存儲單元選擇用MISFET Qs的柵極電極7，與字線WL構成一體，用同一的寬度同一的間隔沿Y方向筆直地(直線地)延伸到存儲單元的端部。該柵極電極7(字線WL)的寬度，就是說柵極長度用可以抑制存儲單元選擇用MISFET Qs的短溝效應，且可以使閾值電壓確保在恒定值以上的尺寸(例如0.24微米)構成。此外，相鄰的2條柵極電極7(字線WL)的間隔用光刻技術的析象界限決定的最小尺寸(例如0.22微米)構成，變得比柵極電極7(字線WL)的柵極長度還短。在用這樣的簡單的直線圖形構成柵極電極7(字線WL)的情況下，即便是使其間隔微細化到光刻技術的析象界限為止也可以確保良好的尺寸精度。
上述柵極電極7(字線WL)例如由摻有P(磷)等的n型雜質的低電阻多晶硅膜及其上部通過TiN膜疊層了W(鎢)膜的多層構造(多金屬構造)構成。在用低電阻金屬(W)構成柵極電極5(字線WL)的一部分的情況下，由于可以使其表面電阻減小到2Ω/□左右，故可以減小字線延遲。此外，即便是不用低電阻的金屬布線對柵極電極5(字線WL)進行背敷也可以減小字線延遲，故可以減少1層在存儲單元的上部形成的布線層的層數(shù)。
上述柵極電極7(字線WL)的上部被氮化硅膜9覆蓋，在該氮化硅膜9和柵極電極7(字線WL)的側壁和器件隔離溝5的表面上，形成有氮化硅膜10。在覆蓋柵極電極7(字線WL)的氮化硅膜9的上部形成有2層氧化硅膜11、12，上層的氧化硅膜12已被平坦化為使得其表面在整個半導體襯底1的整個區(qū)域上變成為大體上同一高度。
在構成存儲單元選擇用MISFET Qs的源、漏的一對n型半導體區(qū)域8的上部，貫通氧化硅膜11、12和柵極氧化膜6形成有達到n型半導體區(qū)域的接觸孔13、14。在這些接觸孔13、14的內部，埋入由摻入了n型雜質(例如P(磷))的低電阻多晶硅膜構成的栓塞(導體層)15。
上述接觸孔13、14和栓塞(導體層)15對于柵極電極7(字線WL)自對準地形成。就是說，接觸孔13、14的底部的X方向的直徑變成為與相鄰的2條柵極電極7(字線WL)的一方的側壁的氮化硅膜10和另一方的側壁的氮化硅膜10之間的間隔相等的尺寸。氮化硅膜10的X方向的膜厚，必須至少作成為可以防止接觸孔13、14內的栓塞(導體層)15與柵極電極7(字線WL)之間的反向漏泄電流的膜厚(例如0.05微米)。因此，在把柵極電極7(字線WL)的間隔作成為光刻技術的析象界限的尺寸(0.22微米)的情況下，接觸孔13、14的底部的X方向的直徑，頂多變成為析象界限以下的0.12(＝0.22-(0.05×2))微米。另外，接觸孔13、14的上端部分的X方向的直徑約為0.24微米。這樣一來，在對于柵極電極7(字線WL)自對準地形成接觸孔13、14的情況下，即便是在使柵極電極7(字線WL)的間隔微細化到光刻技術的析象界限為止的情況下，也可以確實地防止接觸孔13、14和柵極電極7(字線WL)之間的短路。換句話說，由于可以對于柵極電極7(字線WL)自對準地形成接觸孔13、14和栓塞(導體層)15，故可以使字線WL的間隔變成為由光刻技術的析象界限決定的最小尺寸。
在上述接觸孔13、14之內，接觸孔14的Y方向的直徑與有源區(qū)域L的Y方向的尺寸是相同(0.24微米)的。對此，另外一方的接觸孔(借助于2個存儲單元選擇用MISFET Qs共有的n型半導體區(qū)域8上邊的接觸孔)13的Y方向的直徑，則比有源區(qū)域L的Y方向的尺寸(0.24微米)大(例如0.48微米)。就是說，接觸孔13用Y方向的直徑比X方向的直徑(上端部的)大的大致為長方形的平面圖形構成，其一部分脫離開有源區(qū)域L一直延伸到器件隔離溝5的上部。
在形成了上述接觸孔13、14的氧化硅膜12的上部形成氧化硅膜16，再在其上部形成位線BL。如圖2和圖3所示，位線BL配置在器件隔離溝5的上部，用同一寬度同一間隔沿X方向筆直地(直線性地)一直延伸到存儲陣列的端部。相鄰的2條位線的間距與存儲單元Y方向的尺寸(0.46微米)是相同的。
位線BL，為了盡可能地減少在相鄰的位線之間形成的寄生電容以改善信息的讀出和寫入速度，使其間隔比其寬度還長。就是說，位線BL可以采用減小其寬度來展寬與相鄰的位線BL之間的間隔的辦法減小其寄生電容。位線BL的間隔為例如0.32微米。在這種情況下，位線BL的寬度將變成為由比光刻技術的析象界限決定的最小尺寸還微細的0.14微米(＝0.46-0.32)。在用簡單的直線圖形構成位線BL的情況下，即便是微細化到光刻技術的析象界限也可以確保良好的尺寸精度。此外，采用使位線BL的間隔比其寬度還長的辦法，即便是在存儲單元尺寸縮小的情況下，也可以確保后邊要講的配置在位線BL間與柵極電極7間之間的交點上的貫通孔(連接信息存儲用電容元件C和接觸孔14的貫通孔)21的開孔余量。
上述位線BL，例如用在TiN膜的上部淀積W膜的多層構造構成。在由低電阻的金屬(W)構成位線BL的一部分的情況下，由于其表面電阻可以降低到2Ω/□左右，故可以高速地進行信息的讀出和寫入。此外，由于可以在形成位線BL的工序中同時形成DRAM的外圍電路的布線，故可以簡化DRAM的制造工序。再有，在用耐電遷移性大的材料(W、TiN)構成位線BL的情況下，即便是使位線BL的寬度微細化到光刻技術的析象界限以下，也可以降低斷線不合格率。
上述位線BL，通過在氧化硅膜16上形成的貫通孔17與上述接觸孔13內的栓塞(導體層)15電連，此外還通過該栓塞(導體層)15與借助于2個存儲單元選擇用MISFET Qs而共有的n型半導體區(qū)域8(源、漏的一方)電連。用來連接位線BL和接觸孔13內的栓塞(導體層)15的貫通孔17形成于配置在器件隔離溝5的上部的位線BL的正下邊，用比位線BL的寬度還大的直徑構成。這樣一來，采用使接觸孔13的Y方向的直徑比X方向的直徑大且使之一直延伸到器件隔離溝5的上部的辦法，則即便是不在一部分處使位線BL的寬度變粗且一直延伸到有源區(qū)域L的上部，或者不使有源區(qū)域L的一部分向位線BL方向彎曲，也可以使位線BL和n型半導體區(qū)域8電連。
上述位線BL的上部用氧化硅膜18、19覆蓋起來，其上部再用氮化硅膜20覆蓋起來。氧化硅膜19的表面已被平坦化為使得在半導體襯底1的整個區(qū)域上大體上變成同一高度。在氮化硅膜20的上部，形成有信息存儲用電容元件C。信息存儲用電容元件C用從下層開始依次疊層下部電極(存儲電極)22、電容絕緣膜23和上部電極(極板電極)24的堆疊構造構成。下部電極22和上部電極24，用例如摻有P(磷)的低電阻多晶硅膜構成，電容絕緣膜23，用例如Ta2O5(氧化鉭)等的高電介質膜構成。
如圖2和圖3所示，信息存儲用電容元件C的下部電極22用沿圖的X方向筆直地延伸的細長的圖形構成，其尺寸例如X方向為0.77微米Y方向為0.31微米。此外，相鄰的下部電極22彼此間的間隔例如X方向Y方向都為0.15微米。在用這樣的簡單的直線圖形構成下部電極22的情況下，由于即便是微細化到光刻技術的析象界限也不會產生析象困難的微細的圖形，故仍可以確保良好的尺寸精度。
信息存儲用電容元件C的下部電極22，通過貫通氮化硅膜20、氧化硅膜19、18及其下層的氧化硅膜16形成的貫通孔21與上述接觸孔14內的栓塞(導體層)15電連，還通過該栓塞(導體層)15與存儲單元選擇用MISFET Qs的源、漏的另一方電連。連接下部電極22和接觸孔14內的栓塞(導體層)15的貫通孔21，由于配置在位線BL和位線BL之間，故貫通孔21的開孔面積受位線BL的間隔限制。如上所述，在用同一寬度同一間隔沿X方向筆直地延伸且其間隔比其寬度還大的情況下，由于即便是縮小存儲單元尺寸也可以確保貫通孔21的開孔余量，故可以確實地防止貫通孔21內的下部電極22和位線BL之間的短路。
在上述信息存儲用電容元件C的上部形成層間絕緣膜，再在其上部形成1～2層的金屬布線，但圖中未畫出它們來。
其次，用圖5～圖30按工序順序說明上述那樣地構成的存儲單元的制造方法的一個例子。另外，在以下的說明中所示的離子注入的條件或熱處理溫度等的數(shù)值是例示性的數(shù)值，不是用來對本發(fā)明進行限定的數(shù)值。
首先，如圖5所示，在加熱處理p型半導體襯底1并在其表面上形成了氧化硅膜30之后，在該氧化硅膜30上邊用CVD(ChemicalVapor Deposition，化學汽相淀積)法淀積氮化硅膜31。其次，在氮化硅膜31上邊，形成覆蓋有源區(qū)域，且對器件隔離區(qū)域進行開孔的光刻膠膜32，并以該光刻膠膜32為掩模使氮化硅膜31圖形化。
其次，在除去了光刻膠膜32之后，如圖6所示，以氮化硅膜31為掩模對氧化硅膜30和半導體襯底1進行刻蝕，在半導體襯底1上形成深度約300～400nm的溝5a。
其次，如圖7和圖8所示，在半導體襯底1上邊用CVD法淀積氧化硅膜4，采用對該氧化硅膜4施行大約1000℃的熱處理進行燒結后，用化學機械研磨(Chemical Mechanical Polling；CMP)法進行研磨使在溝5a內剩下該氧化硅膜4的辦法，形成器件隔離溝5和有源區(qū)域L。
其次，用使用熱磷酸的濕法刻蝕法除去了有源區(qū)域L的半導體襯底1上邊剩下的氮化硅膜31之后，如圖9所示，在半導體襯底1上形成n型半導體區(qū)域3，接著在該n型半導體區(qū)域3的淺的部分上形成p型阱2。n型半導體區(qū)域3，在用加速能量500～1000keV，劑量約1×1012atom/cm2的條件下，向半導體襯底1離子注入P(磷)之后，用約1000℃的熱處理使P(磷)激活的辦法形成。n型半導體區(qū)域3，在多個存儲單元的下部連續(xù)地形成。此外，p型阱2在加速能量200～300keV，劑量約1×1013atom/cm2的每件下，向n型半導體區(qū)域3中離子注入B(硼)之后，用約950℃的熱處理使B(硼)激活的辦法形成。與此同時，在加速能量約40keV，劑量約2×1012atom/cm2的條件下，離子注入用來調整存儲單元選擇用MISFETQs的閾值電壓的雜質(例如BF2(氟化硼))。
其次，在用濕洗法清洗除去了有源區(qū)域L的表面的氧化硅膜30之后，如圖10和圖11所示，在有源區(qū)域L的p型阱2的表面上形成存儲單元選擇用MISFET Qs的柵極氧化膜6，再在其上部形成柵極電極7(字線WL)。柵極氧化膜6用對p型阱2的表面在800～900℃進行濕法氧化的辦法形成。柵極電極7(字線WL)用下述方法形成在用CVD法在半導體襯底1上邊淀積摻P(磷)的多晶硅膜33，在其上部用濺射法淀積TiN膜34和W膜35，再在其上部CVD法淀積氧化硅膜9之后，用以光刻膠膜為掩模的刻蝕法使這些膜圖形化。如上所述，柵極電極7(字線WL)用同一寬度(0.24微米)同一間隔(0.22微米)形成為使得沿Y方向筆直地一直延伸到存儲陣列的端部。
其次，如圖12所示，在有源區(qū)域L的p型阱2內形成n型半導體區(qū)域8(源、漏)以形成存儲單元選擇用MISFET Qs之后，在該存儲單元選擇用MISFET Qs的上部，用CVD法淀積氮化硅膜10和2層氧化硅膜11、12。n型半導體區(qū)域8，在加速能量約30keV，劑量約1×1014atom/cm2的條件下，向p型阱2中離子注入P(磷)之后，用約900℃的熱處理使P(磷)激活的辦法形成。上層的氧化硅膜12用化學機械研磨法進行平坦化使得其表面在半導體襯底1的整個區(qū)域上都變成為大體上相同的高度。
其次，如圖13所示，用以光刻膠膜36為掩模的刻蝕法除去存儲單元選擇用MISFET Qs的n型半導體區(qū)域8(源、漏)的上部的氧化硅膜11、12。該刻蝕在氧化硅膜11、12的刻蝕率對氮化硅膜10的來說變大的條件下進行，以便不除去n型半導體區(qū)域8和器件隔離溝5的上部的氮化硅膜10。
其次，如圖14和圖15所示，采用用以光刻膠膜36為掩模的刻蝕法除去存儲單元選擇用MISFET Qs的n型半導體區(qū)域8(源、漏)的上部的氮化硅膜10和柵極氧化膜6的辦法，在源、漏的一方的上部形成接觸孔13，在另一方的上部形成接觸孔14。如上所述，接觸孔13用Y方向的直徑比X方向的直徑大的大致為長方形的圖形形成，接觸孔14則用Y方向的直徑與X方向的直徑大體上相等的圖形形成。該刻蝕在氮化硅膜10的刻蝕速率變得比氧化硅膜(柵極氧化膜6和器件隔離溝5內的氧化硅膜4)大的條件下進行，使得n型半導體區(qū)域8或器件隔離溝5不至于被削去得深。此外，該刻蝕氮化硅膜10被進行各向異性刻蝕的條件下進行，以便在柵極電極7(字線WL)的側壁上留下氮化硅膜10。借助于此，可以對于柵極電極7(字線WL)的側壁的氮化硅膜10自對準地形成接觸孔13、14。要想對于氮化硅膜10自對準地形成接觸孔13、14，可以預先對氮化硅膜10進行各向異性刻蝕，在柵極電極7(字線WL)的側壁上形成側壁隔板(side wall spacer)。
其次，在除去了光刻膠膜36之后，如圖16所示，在接觸孔13、14的內部形成栓塞(導體層)15。栓塞(導體層)15，采用用CVD法在氧化硅膜12的上部淀積摻n型雜質(例如P(磷))的多晶硅膜，然后，用化學機械研磨法研磨該多晶硅膜并在接觸孔13、14內留下多晶硅膜的辦法形成。構成栓塞(導體層)15的多晶硅膜中的n型雜質，借助于之后的熱處理，從接觸孔13、14的底部向n型半導體區(qū)域(源、漏)中擴散，使n型半導體區(qū)域低電阻化。
其次，如圖17和圖18所示，在氧化硅膜12的上部用CVD法淀積了氧化硅膜16之后，采用以光刻膠膜37為掩模對氧化硅膜16進行刻蝕的辦法，在接觸孔13的上部形成貫通孔17。如上所述，貫通孔17在偏離開有源區(qū)域L的器件隔離溝5的上部形成。也可以向該貫通孔17的內部埋入多晶硅膜W膜等的由導電膜構成的栓塞。
其次，在除去了光刻膠膜37后，如圖19和圖20所示，在氧化硅膜12的上部形成位線BL，并通過上述貫通孔17使位線BL和接觸孔13電連。位線BL用下述方法形成用濺射法向氧化硅膜12的上部淀積TiN膜和W膜，接著用以光刻膠膜為掩模的刻蝕使這些膜圖形化。如上所述，位線BL，用同一寬度(0.14微米)同一間隔(0.32微米)形成為使得沿X方向筆直地延伸。
其次，如圖21所示，用CVD法向位線BL的上部淀積氧化硅膜18、19和氮化硅膜20。氧化硅膜19用化學機械研磨法進行平坦化使得其表面在半導體襯底1的整個區(qū)域上都變成為大體上相同的高度。
其次，如圖2所示，在用CVD法向氮化硅膜20的上部淀積氧化硅膜38和摻P(磷)多晶硅膜39之后，用以光刻膠膜40為掩模的刻蝕法，在上述接觸孔14的上部的多晶硅膜39上形成開孔25。該開孔25用由光刻技術的析象界限決定的最小尺寸形成。
其次，如圖23所示，在上述開孔25的側壁上形成由多晶硅構成的側壁隔板41。側壁隔板41是為了確保在后邊的工序中在開孔25的下部形成的貫通孔21的開孔余量，以防止位線BL與貫通孔21內的下部電極22之間的短路而形成的。側壁隔板41用下述方法形成用CVD法向多晶硅膜39的上部淀積摻P(磷)的多晶硅膜，接著用各向異性刻蝕對該多晶硅膜進行加工。
其次，如圖24和圖25所示，采用以上述多晶硅膜39和側壁隔板41為掩模，依次對開孔25的下部的氧化硅膜38、氮化硅膜20、氧化硅膜19、18、16進行刻蝕的辦法，在接觸孔14的上部形成貫通孔21。采用在開孔25的側壁上形成側壁隔板41的辦法，使該貫通孔21的直徑變成為比開孔25的直徑，就是說，比由光刻技術的析象界限決定的最小尺寸還微細。
其次，如圖26所示，在用CVD法向多晶硅膜39的上部和貫通孔21的內部淀積了摻n型雜質(例如P(磷))的多晶硅膜42之后，用CVD法向該多晶硅膜42的上部淀積氧化硅膜43。
其次，如圖27所示，在用以光刻膠膜為掩模的刻蝕法用各向異性刻蝕法除去了貫通孔21的上部以外的氧化硅膜43后，用CVD法向氧化硅膜43的上部和包括側壁在內的多晶硅膜42的上部淀積摻P(磷)的多晶硅膜44。
其次，如圖28所示，用各向異性刻蝕對多晶硅膜44、42、39進行加工，在氧化硅膜43的側壁上剩下多晶硅膜44，在氧化硅膜43的下部剩下多晶硅膜42、39。
其次，如圖29所示，采用用濕法刻蝕除去氧化硅膜43和氧化硅膜38的辦法，形成信息存儲用電容元件C的下部電極22。該刻蝕在氧化硅膜43、38對氮化硅膜20的刻蝕速率變大的條件下進行，以便不會刻蝕氮化硅膜20的下層的氧化硅膜19。
其次，如圖30所示，采用用CVD法向下部電極22的表面上淀積Ti2O5(氧化鉭)等的高電介質膜的辦法，形成信息存儲用電容元件C的電容絕緣膜23。然后，向電容絕緣膜23的上部淀積摻P(磷)的多晶硅膜，形成信息存儲用電容元件C的上部電極24，以完成上述圖2～圖4所示的DRAM的存儲單元。
實施例2存儲單元選擇用MISFET Qs的n型半導體區(qū)域8和位線BL之間的連接，也可以用下邊的方法進行。
首先，依照上述實施例1的圖2～圖5所示的工序，在形成存儲單元選擇用MISFET Qs的上部淀積氮化硅膜10和氧化硅膜11、12之后，如圖31和圖32所示，用以光刻膠膜45為掩模的刻蝕法，在存儲單元選擇用MISFET Qs的n型半導體區(qū)域8(源、漏的一方)的上部形成貫通孔46。該貫通孔46，雖然與上述實施例1的接觸孔13一樣，用Y方向的直徑比X方向的直徑還大的大致上為長方形的圖形形成，但是，其底部形成得淺，使得位于比柵極電極7(字線WL)還往上的上方。
其次，在除去了上述光刻膠膜45之后，如圖33和圖34所示，用以第2光刻膠膜47為掩模的刻蝕法，在存儲單元選擇用MISFETQs的源、漏一方的上部形成接觸孔48，在另一方的上部形成接觸孔49。接觸孔48、49不論哪一方都用Y方向的直徑和X方向的直徑變得大體上相同的圖形形成。此外，接觸孔48、49，與在實施例1中形成接觸孔13、14時一樣，用氮化硅膜10作為刻蝕阻擋層使用2步刻蝕處理，以便把n型半導體區(qū)域8或器件隔離溝5削得不深。
其次，如圖35所示，在除去了上述光刻膠膜47之后，用與上述實施例1同樣的方法，在貫通孔46和接觸孔48、49的內部形成栓塞(導體層)15。
其次，如圖36所示，在用與上述實施例1同樣的方法在氧化硅膜12的上部形成氧化硅膜16，并對氧化硅膜16進行刻蝕形成了貫通孔17之后，在氧化硅膜16的上部形成位線BL。也可以向貫通孔17的內部埋入由多晶硅膜或W膜等的導電膜構成的栓塞。之后的工序與上述實施例1相同。
倘采用上邊說過的實施例的制造方法，由于在柵極電極7(字線WL)的上方形成Y方向的直徑比X方向的直徑大的貫通孔46，在該貫通孔46的下部形成Y方向的直徑與X方向的直徑大體上相等的接觸孔48，故埋入到接觸孔48中去的栓塞(導體層)15和柵極電極7(字線WL)的側壁相向的面積變成為比上述實施例1的相應面積還小。因此，可以減小在栓塞(導體層)15和柵極電極7(字線WL)之間形成的寄生電容，與此減小的量相對應，可以減小字線延遲。
實施例3連接在存儲單元選擇用MISFET Qs的n型半導體區(qū)域8的上部形成的貫通孔14和信息存儲用電容元件C的下部電極22的貫通孔，也可以對于位線BL自對準地形成。
在這種情況下，首先，如圖37(示出了存儲單元的一部分的半導體襯底的概略平面圖)和圖38(左側是沿圖37的A-A’向的剖面圖，右側是沿圖37的C-C’線的剖面圖)所示，在用與上述實施例1相同的方法，在存儲單元選擇用MISFET Qs的源、漏的上部，形成大致上為長方形的接觸孔13和大致上為正方形的接觸孔14，接著，在它們的內部形成了栓塞(導體層)15后，對淀積在接觸孔13、14的上部的氧化硅膜12進行刻蝕，在脫離開有源區(qū)域L的器件隔離溝5的上部形成貫通孔17。
接著，在氧化硅膜12的上部形成位線BL，并通過貫通孔17使位線BL和接觸孔13內的栓塞(導體層)15電連。位線BL用下述方法形成用濺射法向氧化硅膜12的上部淀積TiN膜和W膜，接著用CVD法向W膜的上部淀積氮化硅膜50，之后，用以光刻膠膜為掩模的刻蝕法使這些膜圖形化。位線BL，用同一寬度同一間隔形成為沿X方向筆直地延伸。
上述位線BL，為了盡可能地減小在相鄰的位線BL間形成的寄生電容改善信息的讀出速度和寫入速度，要作成為使其間隔比其寬度還長。位線BL的間隔，假設為0.24微米。這時，如果假設相鄰的2條位線BL的間距，就是說假設存儲單元的Y方向的尺寸為0.46微米，則位線BL的寬度將變成為與由光刻技術的析象界限決定的最小尺寸同等程度的0.22微米(＝0.46-0.24)。
其次，如圖39所示，在位線BL的側壁上形成了由氮化硅膜構成的側壁隔板51之后，用CVD法向位線BL的上部依次淀積氧化硅膜19、氮化硅膜20和氧化硅膜38。側壁隔板51用各向異性刻蝕法對用CVD法淀積在位線BL的上部的氮化硅膜進行加工的辦法形成。氧化硅膜38用化學機械研磨法進行平坦化使得其表面在半導體襯底1的整個區(qū)域上都變成為大體上相同的高度。
其次，如圖40所示，用以光刻膠膜52為掩模的刻蝕法，對上述接觸孔14的上部的氧化硅膜38進行刻蝕。該刻蝕在氧化硅膜38對氮化硅膜20的刻蝕速率變大的條件下進行，以便不會除去氮化硅膜20。
其次，如圖41所示，在用上述以光刻膠膜52為掩模的刻蝕法除去了氮化硅膜20之后，采用在對于由位線BL的上部的氮化硅膜50和側壁氮化硅膜構成的側壁隔板51的刻蝕速率減小的條件下刻蝕氧化硅膜19和氧化硅膜16的辦法，對于位線BL自對準地形成接觸孔14的上部的貫通孔53。
然后，如圖42所示，用與實施例1相同的方法在貫通孔53的上部，形成由下部電極(存儲電極)22、電容絕緣膜23和上部電極(極板電極)24構成的堆疊構造的信息存儲用電容元件C。
以上，根據(jù)發(fā)明的實施例對本發(fā)明者的發(fā)明具體地進行了說明，但是，本發(fā)明并不受限于上述實施例，在不偏離其要旨的范圍內，不言而喻，還可以有種種的變更。
工業(yè)上利用的可能性如上所述，倘采用本發(fā)明的半導體集成電路裝置的制造方法，則由于可以確保光刻膠膜的析象余量和尺寸精度，此外，還可以減小布局的限制，故可以同時縮小柵極電極(字線)的間距和位線的間距，可以縮小DRAM的存儲單元尺寸以實現(xiàn)高集成化。此外，由于可以縮小形成DRAM的半導體芯片的面積，故可以提高DRAM的制造成品率。
權利要求
1.一種半導體集成電路裝置，該裝置具有由具備配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條位線的交點上，且與上述字線構成為一體的柵電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成的DRAM存儲單元，其特征是上述多條字線，沿上述半導體襯底的主面的第1方向用同一寬度直線延伸，而相鄰的字線彼此間的間隔比上述寬度小。
2.權利要求1所述的半導體集成電路裝置，其特征是上述相鄰的柵極電極彼此間的間隔，用由光刻技術的析象界限決定的最小尺寸構成。
3.權利要求1所述的半導體集成電路裝置，其特征是上述字線和與之構成為一體的上述存儲單元選擇用MISFET的柵極電極，用至少在一部分內含有金屬膜的導電膜構成。
4.權利要求1所述的半導體集成電路裝置，其特征是形成上述存儲單元選擇用MISFET的有源區(qū)域，由沿上述半導體襯底的主面的第2方向延伸的、周圍被器件隔離區(qū)域圍起來的島狀圖形構成。
5.權利要求4所述的半導體集成電路裝置，其特征是把上述有源區(qū)域圍起來的器件隔離區(qū)域，用向在上述半導體襯底的主面上開孔后的溝內埋入絕緣膜形成的器件隔離溝構成。
6.權利要求1所述的半導體集成電路裝置，其特征是上述位線通過絕緣膜形成于上述存儲單元選擇用MISFET的上方，對上述存儲單元選擇用MISFET的源、漏的一方和上述位線進行電連的接觸孔，相對上述存儲單元選擇用MISFET的柵極電極自對準地形成。
7.權利要求1所述的半導體集成電路裝置，其特征是上述信息存儲用電容元件通過絕緣膜形成于上述存儲單元選擇用MISFET的上方，對上述存儲單元選擇用MISFET的源、漏的另一方和上述信息存儲用電容元件的一方的電極進行電連的接觸孔，對于上述存儲單元選擇用MISFET的柵極電極自對準地形成。
8.一種半導體集成電路裝置，該裝置具有由具備配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條位線的交點上，且與上述字線構成為一體的柵電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成的DRAM存儲單元，其特征是上述位線沿上述半導體襯底的主面的第2方向用同一寬度直線性地延伸，相鄰的位線彼此間的間隔比上述寬度寬。
9.權利要求8所述的半導體集成電路裝置，其特征是上述位線的寬度用由光刻技術的析象界限決定的最小尺寸以下的尺寸構成。
10.權利要求8所述的半導體集成電路裝置，其特征是上述位線由至少在一部分內含有金屬膜的導電膜構成。
11.一種半導體集成電路裝置，具有由具備配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條位線的交點上，且與上述字線構成為一體的柵電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成的DRAM存儲單元，其特征是形成上述存儲單元選擇用MISFET的有源區(qū)域，由沿上述半導體襯底的主面的第2方向延伸的、周圍被器件隔離區(qū)域圍起來的島狀圖形構成，上述多條字線沿上述半導體襯底的主面的第1方向用同一寬度和同一間隔延伸，通過第1絕緣膜在上述器件隔離區(qū)域的上部形成的上述位線，沿上述半導體襯底的主面的第2方向用同一寬度和同一間隔延伸，電連在上述有源區(qū)域上形成的上述存儲單元選擇用MISFET的源、漏的一方和在上述器件隔離區(qū)域的上部形成的上述位線的第1接觸孔，第1方向的直徑比第2方向的直徑大，其一部分延伸到上述器件隔離區(qū)域的上邊。
12.權利要求11所述的半導體集成電路裝置，其特征是向上述第1接觸孔的內部埋入摻有與上述存儲單元選擇用MISFET的源、漏同一導電類型的雜質的多晶硅膜。
13.權利要求11所述的半導體集成電路裝置，其特征是上述位線和上述存儲單元選擇用MISFET的源、漏的一方，通過存在于上述位線和上述第1絕緣膜之間的第2絕緣膜上形成的第1貫通孔進行電連。
14.權利要求13所述的半導體集成電路裝置，其特征是上述位線的寬度比上述第1貫通孔的直徑小。
15.權利要求11所述的半導體集成電路裝置，其特征是上述第1接觸孔由第1方向的直徑比第2方向的直徑大，且其一部分延伸到上述器件隔離區(qū)域上邊的第1區(qū)域，和在上述第1區(qū)域的下部形成，且第1方向的直徑與第2方向的直徑大體上相等的第2區(qū)域構成，上述第1區(qū)域在上述存儲單元選擇用MISFET的上方形成。
16.權利要求11所述的半導體集成電路裝置，其特征是上述信息存儲用電容元件通過第3絕緣膜形成于上述位線的上方，并通過在上述第3絕緣膜上形成的第2貫通孔，和在上述第2貫通孔的下部的上述第1絕緣膜上形成的第2接觸孔，與上述存儲單元選擇用MISFET的源、漏的另一方電連。
17.權利要求16所述的半導體集成電路裝置，其特征是向上述第2接觸孔的內部埋入摻有與上述存儲單元選擇用MISFET的源、漏同一導電類型的雜質的多晶硅膜。
18.權利要求16所述的半導體集成電路裝置，其特征是上述第2貫通孔配置在相鄰的上述位線之間，且對于上述位線自對準地形成。
19.一種具備多個使具有源極、漏極和柵極電極的存儲單元選擇用MISFET和具有第1電極、電介質薄膜和第2電極的信息存儲用電容元件串聯(lián)連接的存儲單元的半導體集成電路裝置，其特征是具備第1、第2和第3字線，各個字線在半導體襯底的主面上邊的第1方向上延伸，且各個字線的一部分構成上述存儲單元選擇用MISFET的柵極電極；第1和第2位線，各個位線在與上述半導體襯底的主面上邊的上述第1方向垂直的第2方向上延伸，且相鄰地配置，其構成為上述第1、第2和第3字線的寬度大體上相等，上述第1字線和與之相鄰的上述第2字線的間隔與上述第2字線和與之相鄰的上述第3字線的間隔大體上相等且每個都比上述寬度小，上述第1和第2位線，寬度大體上相等，而且彼此間的間隔比上述寬度大。
20.權利要求19所述的半導體集成電路裝置，其特征是還具備第1導體層，用來連接上述存儲單元選擇用MISFET的上述源、漏的一方和上述第1位線，且位于上述第1字線與上述第2字線之間；第2導體層，用來對上述存儲單元選擇用MISFET的上述源、漏的另一方和上述信息存儲用電容元件的上述第1電極進行連接，且位于上述第2字線和上述第3字線之間，上述存儲單元選擇用MISFET的上述源、漏的一方和上述第1導體層對于上述第1字線和上述第2字線自對準地進行連接，上述存儲單元選擇用MISFET的上述源、漏的另一方與上述第2導體層對于上述第2字線和上述第3字線自對準地進行連接。
21.一種半導體集成電路裝置的制造方法，該裝置具有配置在沿半導體襯底的主面的第1方向延伸的多條字線和沿與上述第1方向垂直的第2方向延伸的多條位線的交點上，且與上述字線構成為一體的柵極電極的存儲單元選擇用MISFET和與之串聯(lián)連接的信息存儲用電容元件構成的DRAM存儲單元，其特征是具備下述工序(a)在第1導電類型的半導體襯底的主面上形成器件隔離區(qū)域和周圍被上述器件隔離區(qū)域圍起來且用沿上述半導體襯底的主面的第2方向延伸的島狀圖形構成的有源區(qū)域的工序；(b)采用使在上述半導體襯底的主面上邊形成的第1導電膜圖形化的辦法，形成在上述半導體襯底的第1主面上延伸，且其間隔比其寬度狹窄的字線的工序；(c)采用向上述半導體襯底的主面內導入第2導電類型雜質的辦法，形成上述存儲單元選擇用MISFET的源、漏的工序。
22.權利要求21所述的半導體集成電路裝置的制造方法，其特征是用由光刻技術的析象界限決定的最小尺寸形成上述柵極電極的間隔。
23.權利要求21所述的半導體集成電路裝置的制造方法，其特征是在上述(c)工序之后，還具備下述工序(d)在上述存儲單元選擇用MISFET的上部形成第1絕緣膜，接著在上述第1絕緣膜的上部形成刻蝕速率與上述第1絕緣膜不同的第2絕緣膜的工序；(e)采用在上述第2絕緣膜對上述第1絕緣膜的刻蝕速率變大的條件下，對上述存儲單元選擇用MISFET的源、漏的上部的上述第2絕緣膜進行了刻蝕后，對上述存儲單元選擇用MISFET的源、漏的上部的上述第1絕緣膜進行刻蝕的辦法，在上述源、漏的一方的上部，對于上述柵極電極自對準地形成在第1方向上直徑比第2方向的直徑大，且其一部分延伸到上述器件隔離區(qū)域上的第1接觸孔，在另一方的上部，對于上述柵極電極自對準地形成第1方向的直徑與第2方向的直徑大體上相等的第2接觸孔的工序；(f)在把導電膜埋入到上述第1接觸孔和上述第2接觸孔內之后，在上述第2絕緣膜的上部形成第3絕緣膜，接著在延伸到上述第1接觸孔的上述器件隔離區(qū)域上的區(qū)域上邊的第3絕緣膜上形成第1貫通孔的工序；(g)采用使在上述第3絕緣膜的上部形成的第2導電膜圖形化的辦法，形成沿上述半導體襯底的主面的第2方向用同一寬度延伸，且彼此間的間隔比上述寬度還寬的位線，并通過在上述第3絕緣膜上形成的上述第1貫通孔使上述位線與上述第1接觸孔電連的工序。
24.權利要求23所述的半導體集成電路裝置的制造方法，其特征是用由光刻技術的析象界限決定的最小尺寸以下的尺寸形成上述位線的寬度。
25.權利要求23所述的半導體集成電路裝置的制造方法，其特征是在上述(g)工序之后，還具備下述工序(h)在上述位線的上部形成第4絕緣膜，接著在上述第4絕緣膜的上部形成刻蝕速率與上述第4絕緣膜不同的第5絕緣膜的工序；(i)采用在上述第5絕緣膜對上述第4絕緣膜的刻蝕速率變大的條件下，對上述第2接觸孔的上部的上述第5絕緣膜進行刻蝕之后，對上述第2接觸孔的上部的上述第4絕緣膜進行刻蝕的辦法，在上述第2接觸孔的上部對于上述位線自對準地形成第2貫通孔的工序；(j)采用使在上述第5絕緣膜的上部形成的第3絕緣膜圖形化的辦法，形成通過上述第2貫通孔與上述第2接觸孔電連的信息存儲用電容元件的下部電極的工序。
全文摘要
一種具有在每一個中都形成有構成存儲單元的存儲單元選擇用MISFET(Qs)且由在半導體襯底(1)的主面的X方向上直線延伸的島狀的圖形構成的有源區(qū)域(L)的DRAM,存儲單元選擇用MISFET(Qs)具有用恒定的寬度在半導體襯底(1)的主面的Y方向上延伸的柵極電極(7)(字線WL)。相鄰的柵極電極(7)(字線WL)之間的間隔比柵極電極(7)的寬度窄。在每一存儲單元選擇用MISFET(Qs)上邊形成的位線(BL)用恒定的寬度在半導體襯底(1)的主面的X方向上延伸。相鄰的位線(BL)彼此間的間隔比位線的寬度寬。
文檔編號H01L27/108GK1261461SQ98806444
公開日2000年7月26日 申請日期1998年6月18日 優(yōu)先權日1997年6月20日
發(fā)明者吉田誠, 熊內隆宏, 只木芳隆, 淺野勇, 長谷川升雄, 川北惠三 申請人:株式會社日立制作所