專利名稱：半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法，特別是涉及有存儲單元的半導(dǎo)體裝置及其制造方法。
迄今，作為易失性半導(dǎo)體裝置的一種，已知有SRAM(靜態(tài)隨機存取存儲器)。在SRAM中將存儲單元配置在呈矩陣(行列)狀配置的互補型數(shù)據(jù)線(位線)和字線的交叉部位。圖32是表示現(xiàn)有的SRAM的存儲單元部分的等效電路圖。以下參照圖32，說明SRAM的電路結(jié)構(gòu)。
現(xiàn)有的SRAM的存儲單元由兩個存取晶體管A1及A2、兩個驅(qū)動晶體管D1及D2、以及兩個負載晶體管P1及P2構(gòu)成。另外，由兩個負載晶體管P1及P2和兩個驅(qū)動晶體管D1及D2構(gòu)成觸發(fā)電路。由該觸發(fā)電路構(gòu)成交叉耦合(交叉連接)的兩個存儲節(jié)點N1及N2。存儲節(jié)點N1及N2有高(N1)、低(N2)，或低(N1)、高(N2)這樣的雙穩(wěn)態(tài)。只要供給規(guī)定的電源電壓，就能連續(xù)地保持該雙穩(wěn)態(tài)。
存取晶體管A1及A2中之一的源/漏區(qū)連接在作為觸發(fā)電路的輸入輸出端的存儲節(jié)點N1及N2上。另外，存取晶體管A1及A2中之另一方的源/漏區(qū)連接在位線上。存取晶體管A1及A2的柵極連接在字線上。通過該字線控制存取晶體管A1及A2的通/斷。
另外，驅(qū)動晶體管D1及D2的漏區(qū)分別連接在存取晶體管A1及A2中之一的源/漏區(qū)上。驅(qū)動晶體管D1及D2的源區(qū)連接在GND(VEE線)上。驅(qū)動晶體管D1的柵極連接在存取晶體管A2的源/漏區(qū)上，驅(qū)動晶體管D2的柵極連接在存取晶體管A1的源/漏區(qū)上。負載晶體管P1及P2中之一的源/漏區(qū)連接在存取晶體管A1及A2中之一的源/漏區(qū)上，負載晶體管P1及P2中之另一方的源/漏區(qū)連接在電源布線(VCC線)上。
在寫入數(shù)據(jù)的工作時，選擇字線(WL)，使存取晶體管A1及A2導(dǎo)通。然后，根據(jù)所希望的邏輯值，強制地將電壓加在位線對上，將觸發(fā)電路的雙穩(wěn)狀態(tài)設(shè)定為上述的任一種狀態(tài)。
讀出數(shù)據(jù)時，使存取晶體管A1及A2導(dǎo)通。然后，將存儲節(jié)點N1及N2的電位傳遞給位線。
在這樣的SRAM中，作為負載晶體管，在實用中提供采用了在襯底上形成的PMOS的所謂6晶體管型的SRAM單元(以下稱Full-CMOS型SRAM單元)。
在該Full-CMOS型SRAM單元中，必須將構(gòu)成觸發(fā)電路的一方的反相器的負載晶體管的PMOS的漏區(qū)(P+擴散區(qū))和作為驅(qū)動晶體管的NMOS的漏區(qū)(N+擴散區(qū))連接起來。
以往，在Full-CMOS型SRAM單元中，意味著連接晶體管相互之間的擴散層的布線及連接互相接近的元件的全部布線的互連(局部布線)都采用能進行歐姆接觸的金屬布線。例如，作為將金屬布線用于布線的現(xiàn)有技術(shù)，已知有特開平9-55440號公報中所述的完全CMOS型SRAM。該半導(dǎo)體裝置的結(jié)構(gòu)是由填充鎢的電極連接金屬布線層和襯底，連接互相更接近的元件的局部布線用連接孔也由填充鎢的電極連接。
可是，一般來說由于金屬布線的加工較困難，圖形的間距不是很小，故存在難以進一步微細化的問題。另外，一般來說，金屬布線的耐熱性差，還存在布線圖形形成后的熱處理受到限制的問題。
因此，在現(xiàn)有的Full-CMOS型SRAM單元中，特別是作為連接作為負載晶體管的PMOS的漏區(qū)和作為驅(qū)動晶體管的NMOS的漏區(qū)的布線，考慮使用多晶硅膜?？墒?，在現(xiàn)有的SRAM中，在使用多晶硅膜作為連接負載晶體管的PMOS的漏區(qū)和驅(qū)動晶體管的NMOS的漏區(qū)的布線的情況下，會發(fā)生以下說明的問題。
圖33是說明現(xiàn)有的SRAM的問題用的等效電路圖，圖34是說明現(xiàn)有的SRAM的問題用的剖面結(jié)構(gòu)圖。
在圖34中，51是N-型硅襯底，52是P型阱區(qū)，53是N型阱區(qū)，54是元件分離用的場絕緣膜。在被場絕緣膜54包圍的P型阱區(qū)52的表面上形成驅(qū)動晶體管。驅(qū)動晶體管由N+型源/漏區(qū)55a、55b、N-型源/漏區(qū)56a～56c、柵氧化膜58、柵極59a、以及側(cè)壁氧化膜60構(gòu)成。
另外，在被場絕緣膜54包圍的N型阱區(qū)53的表面上形成負載晶體管。負載晶體管由P+型源/漏區(qū)57、柵氧化膜58、柵極59b、以及側(cè)壁氧化膜60構(gòu)成。然后形成硅氧化膜61，以便覆蓋全部表面。在驅(qū)動晶體管的N+型源/漏區(qū)55b和負載晶體管的P+型源/漏區(qū)57上形成接觸孔62a及62b。然后，在接觸孔62a及62b的內(nèi)部和硅氧化膜61上形成多晶硅膜63。該多晶硅膜63是摻了硼等P型雜質(zhì)的P型多晶硅膜。由該P型多晶硅膜連接驅(qū)動晶體管的N+型源/漏區(qū)55b和負載晶體管的P+型源/漏區(qū)57。
可是，如果用一層布線在晶體管之間進行連接，就是用一種導(dǎo)電型的多晶硅膜連接作為負載元件的PMOS的漏區(qū)和作為驅(qū)動晶體管的NMOS的漏區(qū)。在用一層的一種導(dǎo)電型的多晶硅膜進行連接的情況下，如圖33、圖34所示，由于因后來的熱處理引起的雜質(zhì)從多晶硅膜向硅襯底中的擴散，產(chǎn)生了在硅襯底中形成PN二極管的新問題。
這是因為含有P型雜質(zhì)的多晶硅膜63中的P型雜質(zhì)在襯底中擴散，便在N+型源/漏區(qū)55b中形成了P+擴散區(qū)64。其結(jié)果，存儲節(jié)點N1、N2的高電位側(cè)只達到VCC-Vbi(Vbi是PN結(jié)的自建(built in)電位，約為0.8V)，所以存儲節(jié)點的高電位節(jié)點容易變得不穩(wěn)定。這樣，如果高電位節(jié)點不穩(wěn)定，抗軟錯誤的性能將顯著地惡化。
現(xiàn)在說明軟錯誤。所謂軟錯誤，是指以下的現(xiàn)象而言。來自封裝材料等外部的α射線入射后發(fā)生的電子·空穴對中的電子被拉到存儲單元的存儲節(jié)點上。因此存儲單元中的存儲信息被反轉(zhuǎn)而產(chǎn)生軟錯誤。將該錯誤稱為軟錯誤(soft error)。這樣，如果存儲單元的高電位節(jié)點的電位下降，使得蓄積在存儲節(jié)點的電荷減少，則會產(chǎn)生抗軟錯誤的性能惡化的問題。
再者，在用多晶硅膜連接作為負載晶體管的PMOS的漏區(qū)和作為驅(qū)動晶體管的NMOS的漏區(qū)的情況下，由于硅襯底中形成的PN二極管的問題和多晶硅膜布線本身的電阻高，所以作為負載晶體管的PMOS的漏區(qū)和作為驅(qū)動晶體管的NMOS的漏區(qū)的連接電阻變高。因此，變得難以向存儲節(jié)點供給電荷，使得蓄積在存儲單元的高電位節(jié)點的電荷減少。其結(jié)果產(chǎn)生容易發(fā)生軟錯誤的問題。
另外，由于Full-CMOS型SRAM單元必須配置兩個PMOS和4個NMOS，所以存在單元面積比其它SRAM大的問題。
本發(fā)明就是為了改善這樣現(xiàn)有的Full-CMOS型SRAM單元的問題而完成的，本發(fā)明的一個目的在于提供一種能容易地進行圖形化、存儲單元的尺寸進一步微細化及高集成化的半導(dǎo)體裝置。
本發(fā)明的另一個目的在于通過防止用一層的同一導(dǎo)電型的多晶硅膜連接PMOS漏區(qū)和NMOS漏區(qū)時成問題的雜質(zhì)從多晶硅膜向硅襯底的擴散，來防止在硅襯底中形成的理想的PN二極管。從而提供一種能使存儲節(jié)點的高電位節(jié)點穩(wěn)定、改善抗軟錯誤性能的惡化的半導(dǎo)體裝置。
本發(fā)明的又一個目的在于通過降低由于多晶硅膜布線本身的電阻高而成問題的PMOS漏區(qū)和NMOS漏區(qū)的連接電阻及增加存儲節(jié)點的電容，提供一種使存儲節(jié)點的高電位節(jié)點穩(wěn)定、能改善抗軟錯誤性能的惡化的半導(dǎo)體裝置。
本發(fā)明的再一個目的在于提供一種謀求存儲單元的尺寸進一步微細化及高集成化、同時能改善抗軟錯誤性能的惡化的半導(dǎo)體裝置。
本發(fā)明的半導(dǎo)體裝置是一種具有至少兩層的布線層通過連接孔進行導(dǎo)電性連接的布線連接結(jié)構(gòu)的半導(dǎo)體裝置，它備有有主表面的半導(dǎo)體襯底；在半導(dǎo)體襯底的主表面上形成的第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)；在半導(dǎo)體襯底上形成的具有到達第一雜質(zhì)區(qū)的第一通孔的第一絕緣膜；在第一絕緣膜上形成的通過第一通孔導(dǎo)電性地連接第一雜質(zhì)區(qū)的第一布線；為覆蓋第一布線而形成的第二絕緣膜；以及在第二絕緣膜上形成的第二布線。第二布線通過貫穿第一絕緣膜、第一布線及第二絕緣膜形成的第二通孔，與第二雜質(zhì)區(qū)導(dǎo)電性地連接，第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)的連接是通過在第二通孔內(nèi)連接第一布線、第二布線及第二雜質(zhì)區(qū)來實現(xiàn)的，第一布線和第二布線的任一布線是用多晶硅膜形成的。
另外，本發(fā)明的半導(dǎo)體裝置的第一布線和第二布線中的另一布線是用多晶硅膜形成的。
另外，本發(fā)明的半導(dǎo)體裝置的第一布線和第一雜質(zhì)區(qū)的導(dǎo)電類型是p型，第二布線和第二雜質(zhì)區(qū)的導(dǎo)電類型是n型。
另外，本發(fā)明的半導(dǎo)體裝置是備有第一及第二負載晶體管、第一及第二驅(qū)動晶體管、以及第一及第二存取晶體管的SRAM，第一布線是第一及第二負載晶體管的漏區(qū)引出布線，第二布線是第一及第二驅(qū)動晶體管的漏區(qū)引出布線。
另外，本發(fā)明的半導(dǎo)體裝置的第二布線除了第一及第二驅(qū)動晶體管的漏區(qū)引出布線以外，還包括與第二布線在同一制造工藝中在第二絕緣膜上形成的接地布線，第一及第二負載晶體管的漏區(qū)引出布線通過第二絕緣膜，與接地布線互相呈立體地重疊形成，第一負載晶體管的漏區(qū)引出布線通過第二絕緣膜，與第二驅(qū)動晶體管的漏區(qū)引出布線互相呈立體地重疊形成。
另外，本發(fā)明的半導(dǎo)體裝置的第一布線除了第一及第二負載晶體管的漏區(qū)引出布線以外，還包括與第一布線在同一制造工藝中形成的電源布線，電源布線和接地布線互相呈立體地重疊形成。
另外，本發(fā)明的半導(dǎo)體裝置在第一布線和第二布線的連接部分的界面上備有薄的氧化膜。
另外，本發(fā)明的半導(dǎo)體裝置在第一布線和第二布線的連接部分的界面上備有薄的金屬膜。
另外，本發(fā)明的半導(dǎo)體裝置的第一布線是由高熔點金屬膜和多晶硅膜的復(fù)合膜形成的。
另外，本發(fā)明的半導(dǎo)體裝置的第二布線是由金屬膜形成的。
另外，本發(fā)明的半導(dǎo)體裝置的第一布線和第一雜質(zhì)區(qū)的導(dǎo)電類型是n型，第二布線和第二雜質(zhì)區(qū)的導(dǎo)電類型是p型。
另外，本發(fā)明的半導(dǎo)體裝置是備有第一及第二負載晶體管、第一及第二驅(qū)動晶體管、以及第一及第二存取晶體管的SRAM，第一布線是第一及第二驅(qū)動晶體管的漏區(qū)引出布線，第二布線是第一及第二負載晶體管的漏區(qū)引出布線。
另外，本發(fā)明的半導(dǎo)體裝置的第一布線除了第一及第二驅(qū)動晶體管的漏區(qū)引出布線以外，還包括與第一布線在同一制造工藝中在第一絕緣膜上形成的接地布線，接地布線通過第二絕緣膜，與第一及第二負載晶體管的漏區(qū)引出布線互相呈立體地重疊形成，第二驅(qū)動晶體管的漏區(qū)引出布線通過第二絕緣膜，與第一負載晶體管的漏區(qū)引出布線互相呈立體地重疊形成。
另外，本發(fā)明的半導(dǎo)體裝置的第二布線除了第一及第二負載晶體管的漏區(qū)引出布線以外，還包括與第二布線在同一制造工藝中形成的電源布線，電源布線和接地布線互相呈立體地重疊形成。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法是一種具有至少兩層布線層通過連接孔進行導(dǎo)電性連接的布線連接結(jié)構(gòu)的半導(dǎo)體裝置的制造方法，該方法包括在半導(dǎo)體襯底的主表面上形成第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)的工序；為覆蓋半導(dǎo)體襯底表面而形成第一絕緣膜的工序；在第一絕緣膜中形成到達第一雜質(zhì)區(qū)的表面的第一通孔的工序；在第一絕緣膜上形成第一布線，以便通過在第一絕緣膜中形成的第一通孔，導(dǎo)電性地連接第一雜質(zhì)區(qū)的工序；為覆蓋第一布線而形成第二絕緣膜的工序；在第一絕緣膜、第一布線和第二絕緣膜中形成到達第二雜質(zhì)區(qū)的表面的第二通孔的工序；以及在第二絕緣膜上形成第二布線，以便通過第二通孔，導(dǎo)電性地連接第二雜質(zhì)區(qū)的工序。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法還包括在第一絕緣膜、第一布線和第二絕緣膜中形成到達第二雜質(zhì)區(qū)的表面的第二通孔的工序之后，在包括由于形成第二通孔而露出的第一布線的露出表面上形成鈦的工序；以及通過對鈦進行退火處理而形成硅化鈦的工序。
圖1是本發(fā)明的實施例1中的SRAM的存儲單元部分的平面布局圖。
圖2是圖1所示的存儲單元部分的沿A-A線的剖面圖。
圖3是說明本發(fā)明的實施例1的效果用的電路圖。
圖4是說明本發(fā)明的實施例1的效果用的曲線圖。
圖5是說明本發(fā)明的實施例1中的SRAM的存儲單元部分的制造工藝用的平面布局圖。
圖6是圖5所示的存儲單元部分的沿A-A線的剖面圖。
圖7是說明本發(fā)明的實施例1中的SRAM的存儲單元部分的制造工藝用的平面布局圖。
圖8是圖7所示的存儲單元部分的沿A-A線的剖面圖。
圖9是說明本發(fā)明的實施例1中的SRAM的存儲單元部分的制造工藝用的平面布局圖。
圖10是圖9所示的存儲單元部分的沿A-A線的剖面圖。
圖11是本發(fā)明的實施例2中的SRAM的存儲單元部分的平面布局圖。
圖12是圖11所示的存儲單元部分的沿B-B線的剖面圖。
圖13是說明本發(fā)明的實施例2中的SRAM的存儲單元部分的制造工藝用的平面布局圖。
圖14是圖13所示的存儲單元部分的沿B-B線的剖面圖。
圖15是說明本發(fā)明的實施例2中的SRAM的存儲單元部分的制造工藝用的平面布局圖。
圖16是圖15所示的存儲單元部分的沿B-B線的剖面圖。
圖17是說明本發(fā)明的實施例2中的SRAM的存儲單元部分的制造工藝用的平面布局圖。
圖18是圖17所示的存儲單元部分的沿B-B線的剖面圖。
圖19是本發(fā)明的實施例3中的SRAM的存儲單元部分的剖面圖。
圖20是說明本發(fā)明的實施例3中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖21是說明本發(fā)明的實施例3中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖22是說明本發(fā)明的實施例3中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖23是說明本發(fā)明的實施例3中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖24是說明本發(fā)明的實施例3中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖25是本發(fā)明的實施例4中的SRAM的存儲單元部分的剖面圖。
圖26是本發(fā)明的實施例5中的SRAM的存儲單元部分的剖面圖。
圖27是本發(fā)明的實施例6中的SRAM的存儲單元部分的剖面圖。
圖28是說明本發(fā)明的實施例6中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖29是說明本發(fā)明的實施例6中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖30是說明本發(fā)明的實施例6中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖31是說明本發(fā)明的實施例6中的SRAM的存儲單元部分的制造工藝用的剖面圖。
圖32是表示現(xiàn)有的SRAM的存儲單元部分的等效電路圖。
圖33是說明現(xiàn)有的SRAM的存儲單元部分的問題用的等效電路圖。
圖34是說明現(xiàn)有的SRAM的存儲單元部分的問題用的剖面結(jié)構(gòu)圖。
以下，根據(jù)
本發(fā)明的實施例。
實施例1圖1是本發(fā)明的實施例1中的SRAM的存儲單元部分的平面布局圖。圖2是圖1沿圖1中的A-A線的剖面結(jié)構(gòu)圖。
首先，參照圖2說明實施例1中的SRAM的存儲單元部分的剖面結(jié)構(gòu)。
在該實施例1的存儲單元部分中，在N-型硅襯底1的表面上形成P-型阱區(qū)3和N-型阱區(qū)4。另外，在P-型阱區(qū)3和N-型阱區(qū)4的表面規(guī)定的區(qū)域內(nèi)形成元件分離用的場絕緣膜2。在由場絕緣膜2包圍的N-型阱區(qū)4的表面形成P+型源/漏區(qū)9。另外，在P-型阱區(qū)3的表面相隔規(guī)定的間隔形成N+型源/漏區(qū)8a、8b。在N+型源/漏區(qū)8a、8b的兩側(cè)形成N-型源/漏區(qū)6a～6c。由N-型源/漏區(qū)6a～6c和N+型源/漏區(qū)8a、8b構(gòu)成呈LDD(輕摻雜漏Lightly Doped Drain)結(jié)構(gòu)的源/漏區(qū)。
在位于N+型源/漏區(qū)8a、8b之間的溝道區(qū)上通過柵絕緣膜30形成存取晶體管的柵極5a。另外，橫跨將柵絕緣膜30夾在中間的P-型阱區(qū)3和場絕緣膜2，形成從由驅(qū)動晶體管和負載晶體管構(gòu)成的第2反相器至由驅(qū)動晶體管和負載晶體管構(gòu)成的第1反相器的引出部分5c。另外，在N-型阱區(qū)4的場絕緣膜2上形成從由驅(qū)動晶體管和負載晶體管構(gòu)成的第1反相器至由驅(qū)動晶體管和負載晶體管構(gòu)成的第2反相器的引出部分5b。
存取晶體管的柵極5a(圖中，5a為字線)和引出部分5b及5c(圖中，5b、5c為驅(qū)動晶體管和負載晶體管的柵極布線)由第一層多晶硅膜構(gòu)成。在其側(cè)面形成側(cè)壁氧化膜7。另外，為覆蓋全部表面而形成硅氧化膜10。在硅氧化膜10的規(guī)定區(qū)域形成接觸孔11a～11d。
在形成了接觸孔11a～11d的硅氧化膜10上形成第二層多晶硅膜。該第二層多晶硅膜是由硼(B)等P型雜質(zhì)摻雜的P型多晶硅膜。由該第二層多晶硅膜在接觸孔11a內(nèi)和硅氧化膜10上形成P+型源/漏區(qū)引出布線12a，以便與P+型源/漏區(qū)9接觸。在第2反相器上還形成P+型源/漏區(qū)引出布線12b。另外，在硅氧化膜10上還形成VCC布線12c。
為覆蓋P+型源/漏區(qū)引出布線12a、VCC布線12c和硅氧化膜10的上部而形成硅氧化膜13。在該硅氧化膜13、P+型源/漏區(qū)引出布線12a的一部分及硅氧化膜10中形成直接接觸孔14a～14g。為了填充直接接觸孔14a～14g而形成第三層多晶硅膜。在第三層多晶硅膜中摻了作為N型雜質(zhì)的磷。
首先，為了填充直接接觸孔14a、14b，所形成的是位線接觸焊區(qū)15a、15b。15c是GND布線。15d、15e是N+型源/漏區(qū)引出布線。由N+型源/漏區(qū)引出布線15d連接N+型源/漏區(qū)8b、N-型源/漏區(qū)6c、引出部分5c、以及P+型源/漏區(qū)引出布線12a。
另外，為覆蓋由硅氧化膜13和第三層多晶硅膜形成的15a～15e而形成層間絕緣膜16。在層間絕緣膜16的位于位線接觸焊區(qū)15a上的區(qū)域中形成位線接觸孔17b。在該位線接觸孔17b內(nèi)形成位線18b，以便與位線接觸焊區(qū)15a導(dǎo)電性地接觸，同時沿層間絕緣膜16的上表面延伸。
位線18b利用由鋁構(gòu)成的金屬布線來形成。在圖2中只示出了位線18b，但實際上如圖1所示，在一個存儲單元內(nèi)位線18b和18c互相隔開且平行延伸地形成。另外，用與位線18b、18c相同的金屬布線形成GND線18a和GND線18d。
如上所述，在實施例1的SRAM的存儲單元中，作為負載晶體管的源/漏區(qū)的P+型源/漏區(qū)9和作為驅(qū)動晶體管的源/漏區(qū)的N+型源/漏區(qū)8b的連接是用兩層多晶硅膜形成的，所以能獲得耐熱性能的可靠性高的連接，同時與金屬布線相比，圖形刻蝕容易，所以能實現(xiàn)微細化，具有能獲得高集成化的半導(dǎo)體裝置的效果。
以下，再適當?shù)貐⒄蘸竺嫠龅恼f明實施例1的制造工藝用的圖5～圖10，說明實施例1的存儲單元的特征。
如圖9所示，在實施例1的存儲單元中，作為第二層多晶硅膜的P+型源/漏區(qū)引出布線12a和作為第三層多晶硅膜的GND布線15c呈立體地互相重疊形成。因此構(gòu)成圖3所示的SRAM的等效電路圖中的存儲節(jié)點蓄積電荷Q1，能增加存儲節(jié)點的電容。
另外，如圖9所示，P+型源/漏區(qū)引出布線12b和GND布線15c呈立體地互相重疊形成。因此，因此構(gòu)成圖3所示的SRAM的等效電路圖中的存儲節(jié)點蓄積電荷Q2，能增加存儲節(jié)點的電容。另外，如圖9所示，P+型源/漏區(qū)引出布線12a和N+型源/漏區(qū)引出布線15e呈立體地互相重疊形成。因此構(gòu)成圖3所示的SRAM的等效電路圖中的存儲節(jié)點蓄積電荷Q3，能增加存儲節(jié)點的電容。
如圖3所示，利用以上的結(jié)構(gòu)，能增加SRAM的單元的等效電路中的存儲節(jié)點的電容Q1～Q3。因此，由于能穩(wěn)定地保持存儲節(jié)點的高電平，所以能顯著地提高抗軟錯誤的性能。
因此，能解決以往所存在的問題，即將多晶硅膜作為PMOS晶體管和NMOS晶體管的連接布線時，由于多晶硅膜本身的布線電阻高，所以連接電阻高達數(shù)kΩ～數(shù)MΩ，難以向存儲節(jié)點供給電荷，存儲單元的高電平節(jié)點中蓄積的電荷減少，高電平節(jié)點變得不穩(wěn)定，因此產(chǎn)生了抗軟錯誤的性能惡化的問題。
另外，如圖33及圖34所示，在現(xiàn)有的半導(dǎo)體裝置中，在用一層的一種導(dǎo)電型的P型多晶硅膜連接負載晶體管的P+型源/漏區(qū)57和驅(qū)動晶體管的N+型源/漏區(qū)55b的情況下，從P型多晶硅膜擴散的雜質(zhì)在N+型源/漏區(qū)55b中形成P+擴散區(qū)64，存在在硅襯底中形成PN二極管的問題。因此，在存儲節(jié)點N1、N2的高電位側(cè)只能上升到VCC-Vbi(Vbi是PN結(jié)的自建電位，約為0.8V)，所以存儲節(jié)點的高電位節(jié)點容易變得不穩(wěn)定，抗軟錯誤的性能將顯著地惡化。
可是，在實施例1的SRAM的存儲單元，由作為第二層多晶硅膜的P型多晶硅膜和作為第三層多晶硅膜的N型多晶硅膜形成了PN二極管，所以由于在晶粒邊界形成的電子陷阱、空穴陷阱、中性陷阱等的影響，泄漏電流增大，所以如圖4所示，能降低連接電阻。
圖4是表示實施例1的SRAM的效果的曲線圖。在圖4中，橫軸表示電壓，縱軸表示電流。在圖4中，在以往硅襯底中形成了理想的二極管的SRAM中，在自建電勢(0.8V)以下，只流過在曲線圖中表示不出來的程度的微小的正向電流?？墒牵趯嵤├?的結(jié)構(gòu)中，即使在自建電勢(0.8V)以下也有電流，所以能降低連接電阻，向存儲節(jié)點供給電荷變得容易。因此，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，其結(jié)果能改善抗軟錯誤的性能。
另外，在實施例1的存儲單元中，如圖9所示，N+型源/漏區(qū)引出布線15d、P+型源/漏區(qū)引出布線12a、N+型源/漏區(qū)8b、從由驅(qū)動晶體管和負載晶體管構(gòu)成的第2反相器到由驅(qū)動晶體管和負載晶體管構(gòu)成的第1反相器的引出部分5c通過直接接觸孔14e互相連接。
因此，能用狹窄的面積實現(xiàn)這些多個布線層的連接，能抑制工藝步驟的增加，具有能獲得高集成化的半導(dǎo)體裝置的效果。
另外，如圖7和圖9所示，VCC布線12c由第二層的多晶硅膜形成，GND布線15c由第三層的多晶硅膜形成。這樣，由不同的層形成且重疊地形成VCC布線12c和GND布線15c，所以與在同一布線層中形成它們的情況相比，能減少占有面積，具有能獲得高集成化的半導(dǎo)體裝置的效果。
其次，參照圖5～圖10，說明實施例1的SRAN的存儲單元的制造工藝。另外，圖5、圖7、圖9是平面布局圖，沿這些平面布局圖中的A-A線的剖面圖是圖6、圖8、圖10。
首先，如圖5及圖6所示，在N-型硅襯底1上，利用例如LOCOS(硅的局部氧化Local Oxidation of Silicon)法形成由SiO2膜構(gòu)成的具有2000～5000埃左右厚度的場絕緣膜2。該場絕緣膜2是這樣形成的，例如將SiO2膜(圖中未示出)作為襯墊膜，將在它上面形成的Si3N4膜作為耐氧化性掩模用，通過有選擇地進行熱氧化來形成。
然后，將襯墊膜即SiO2膜及Si3N4膜除去，使半導(dǎo)體層在N-型襯底1上露出。然后，在N-型硅襯底1的整個主表面上例如以200～700KeV及1×1012～3×1013cm-2左右的劑量來注入硼(B)等P型雜質(zhì)。再通過以30～70KeV及1×1012～2×1013cm-2左右的劑量來注入硼(B)等P型雜質(zhì)，進行存取晶體管及驅(qū)動晶體管的閾值電壓(Vth)的設(shè)定。這樣，便在N-型硅襯底1的主表面上形成具有1016～1018/cm3左右的雜質(zhì)濃度的P-型阱區(qū)3。
另外，同樣在N-型硅襯底1的整個主表面上例如以700～1500KeV及1×1012～3×1013cm-2左右的劑量注入例如磷(P)等N型雜質(zhì)。再通過以30～70KeV及1×1012～2×1013cm-2左右的劑量注入硼等的P型雜質(zhì)，進行負載晶體管的閾值電壓(Vth)的設(shè)定。這樣，便在N-型硅襯底1的主表面上形成具有1016～1018/cm3左右的雜質(zhì)濃度的N-型阱區(qū)4。
其次，通過對N-型硅襯底1的全部表面進行熱氧化，形成由SiO2膜構(gòu)成的具有約40～100埃厚度的柵絕緣膜(圖中未示出)。在該柵絕緣膜上用LPCVD(低壓化學(xué)汽相淀積Low Pressure ChemicalVapor Deposition)法加入例如磷化氫(PH3)等氣體，淀積磷濃度為1.0～8.0×1020cm-3、厚度為500～2000埃左右的摻磷多晶硅膜。該摻磷多晶硅膜是第一層多晶硅膜。
然后，利用光刻技術(shù)和反應(yīng)性離子刻蝕(Reactive IonEtching:RIE)法，對上述的摻磷多晶硅膜及其下面的柵絕緣膜進行圖形刻蝕。因此，如圖5所示，形成字線5a、驅(qū)動晶體管及負載晶體管的柵極用布線5b、5c、以及柵氧化膜30。
另外，在本發(fā)明的剖面結(jié)構(gòu)圖的斷面上，未示出驅(qū)動晶體管和負載晶體管的柵極。在本發(fā)明的剖面結(jié)構(gòu)圖中，5b表示從由驅(qū)動晶體管和負載晶體管構(gòu)成的第1反相器向配對一方的節(jié)點(第2反相器)的引出部分，5c表示從由驅(qū)動晶體管和負載晶體管構(gòu)成的第2反相器向配對一方的節(jié)點(第1反相器)的引出部分。
第一層多晶硅膜也可以利用由例如硅化鎢(WSi2)膜等金屬氧化膜和摻磷多晶硅膜構(gòu)成的所謂多晶硅硅化物(polycide)布線來形成。該第一層多晶硅膜具有約10～100Ω/口的薄層電阻。
然后，如圖6所示，將字線5a、引出部分5b及5c作為掩模，在上述P-型阱區(qū)3的規(guī)定區(qū)域表面上，例如用30～70KeV，以45度的注入角度，一邊使晶片旋轉(zhuǎn)，一邊以約1.0～5.0×1013cm-2的劑量注入砷(As)。于是，形成有約1017～1019/cm3左右的雜質(zhì)濃度的N-型源/漏區(qū)6a～6c。
再用LPCVD法，在全部表面上淀積厚度為500～2000埃左右的SiO2膜(圖中未示出)，然后對該SiO2膜進行各向異性刻蝕。于是，在字線5a及引出部分5b、5c的側(cè)面形成寬度為500～2000埃左右的側(cè)壁氧化膜7。
此后，將字線5a和側(cè)壁氧化膜7、引出部分5c和該側(cè)壁氧化膜7作為掩模，在上述P-型阱區(qū)3的主表面上，例如用50KeV，以約1.0～5.0×1015cm-2的劑量注入砷(As)。于是，形成N+型源/漏區(qū)8a、8b。該N+型源/漏區(qū)有約1020～1021/cm3左右的雜質(zhì)濃度。這樣，就形成了由低濃度的N-型源/漏區(qū)6a～6c和高濃度的N+型源/漏區(qū)8a、8b構(gòu)成的呈LDD(Lightly Doped Drain)結(jié)構(gòu)的源/漏區(qū)。
再在N-型阱區(qū)4的主表面上用20KeV，以約1.0～5.0×1015cm-2的劑量注入BF2。于是，形成P+型源/漏區(qū)9。該P+型源/漏區(qū)9有約1020～1021/cm3左右的雜質(zhì)濃度。
其次，如圖7及圖8所示，用LPCVD法在全部表面上形成厚度為1000～10000埃左右的氧化硅膜10。利用光刻技術(shù)和RIE法，有選擇地除去氧化硅膜10的給定區(qū)域，形成使P+型源/漏區(qū)9的一部分露出的接觸孔11a～11d。然后，用氫氟酸(HF)等將在該露出的P+型源/漏區(qū)9的上部表面上形成的自然氧化膜除去。
然后，用LPCVD法，淀積厚度為200～1000埃左右的第二層多晶硅膜后，利用光刻技術(shù)和RIE法進行圖形刻蝕。此后，用20KeV，以約1.0×1014cm-2～5.0×1015cm-2的劑量，在第二層多晶硅膜12a、12b、12c的全部表面上注入例如BF2。
此后，利用例如燈退火法，將第二層多晶硅膜12a～12c中的硼激活。
其結(jié)果，該第二層多晶硅膜12a～12c的薄層電阻值約為0.1K～100KΩ/口，多晶硅膜12a、12b構(gòu)成P+型源/漏區(qū)引出布線，多晶硅膜12c構(gòu)成VCC布線。
此后，如圖9及圖10所示，用LPCVD法，淀積厚度約為100～1000埃的氧化硅膜13后，利用光刻技術(shù)和RIE法形成直接接觸孔14a～14g。另外，直接接觸孔14e是這樣形成的，即貫穿在其下層形成的P+型源/漏區(qū)引出布線12a，使N+型源/漏區(qū)8b及在第一層多晶硅膜上形成的引出部分5c的一部分露出。
另外，直接接觸孔14g是這樣形成的，即貫穿在其下層形成的P+型源/漏區(qū)引出布線12b，使N+型源/漏區(qū)8b露出。
然后，用氫氟酸(HF)等將在直接接觸孔14a～14g內(nèi)露出的例如在P+型源/漏區(qū)8b的表面上形成的自然氧化膜除去。
然后，用LPCVD法，形成由第三層多晶硅膜構(gòu)成的摻磷多晶硅膜(圖中未示出)。該摻磷多晶硅膜的厚度約為1000～2000埃，磷(P)的濃度約為1.0～0.8×1020cm-3。然后，利用光刻技術(shù)和RIE法對摻磷多晶硅膜進行圖形刻蝕。于是，形成位線接觸焊區(qū)15a、15b、GND布線15c、N+型源/漏區(qū)引出布線15d、15e。該第三層多晶硅膜的薄層電阻值約為10～100Ω/口。
其結(jié)果，N+型源/漏區(qū)引出布線15d、P+型源/漏區(qū)引出布線12a、N+型源/漏區(qū)8b及由第一層多晶硅膜形成的引出部分5c通過直接接觸孔14e互相連接。
另外，N+型源/漏區(qū)引出布線15e、P+型源/漏區(qū)引出布線12b、N+型源/漏區(qū)8b通過直接接觸孔14g互相連接。
另外，在本實施例中，雖然只用摻磷多晶硅膜形成第三層多晶硅膜，但本發(fā)明不限于此，例如也可以使用由硅化鎢膜(WSi2)等金屬硅化物和摻磷多晶硅膜構(gòu)成的所謂多晶硅硅化物布線。
此后，如圖1及圖2所示，用LPCVD法，在全部表面上淀積厚度約為3000～10000埃的SiO2，形成層間絕緣膜16，然后形成接觸孔17a、17d及位線接觸孔17b、17c。然后，作為金屬布線例如形成由厚度約為1000～5000埃的鋁構(gòu)成的GND線18a、18d及位線18b、18c。該金屬布線具有約0.05～1Ω/口的薄層電阻。
這樣，便制成了實施例1的SRAM的存儲單元。
另外，也可以用氮化硅膜(Si3N4)/氧化硅膜(SiO2或SiON)的兩層膜，代替本實施例中使用的氧化硅膜(SiO2)膜13。于是，形成氮化硅膜和氧化硅膜的介質(zhì)膜。另外，該介質(zhì)膜不限于Si3N4膜/SiO2膜這樣的兩層膜，也可以用由Si3N4膜構(gòu)成的單層膜，還可以用SiO2膜/Si3N4膜/SiO2膜等的復(fù)合膜或其它介電常數(shù)高的介質(zhì)膜。
實施例2圖11是本發(fā)明的實施例2中的SRAM的存儲單元部分的平面布局圖。圖12是沿圖11中的B-B線的剖面圖。首先，參照圖12說明實施例2的結(jié)構(gòu)。該實施例2的結(jié)構(gòu)到形成第一層多晶硅膜為止與圖2所示的實施例1的結(jié)構(gòu)基本上相同。但是，在實施例2中，用第二層多晶硅膜形成與N+型源/漏區(qū)8b進行連接的N型多晶硅膜，用第三層多晶硅膜形成與P+型源/漏區(qū)9進行連接的P型多晶硅膜。
如圖12所示，在實施例2的存儲單元中，P+型源/漏區(qū)引出布線22c、N+型源/漏區(qū)引出布線20e、P+型源/漏區(qū)9、從由驅(qū)動晶體管和負載晶體管構(gòu)成的第1反相器到由驅(qū)動晶體管和負載晶體管構(gòu)成的第2反相器的引出部分5b通過接觸孔21c互相連接。
因此，能在抑制工藝步驟的增加的情況下用狹窄的面積實現(xiàn)這些多個布線層的連接，具有能獲得高集成化的半導(dǎo)體裝置的效果。
另外，如圖12所示，VCC布線22a由第三層的多晶硅膜形成，GND布線20c由第二層的多晶硅膜形成。這樣，由不同的層形成且重疊地形成VCC布線22a和GND布線20c，所以與在同一布線層中形成它們的情況相比，能減少占有面積，具有能獲得高集成化的半導(dǎo)體裝置的效果。
另外，如圖17所示，與實施例1一樣，由于在GND布線20c和P+型源/漏區(qū)引出布線22b、GND布線20c和P+型源/漏區(qū)引出布線22c、P+型源/漏區(qū)引出布線22b和P+型源/漏區(qū)引出布線20e之間形成電容，所以能增加存儲節(jié)點的電容，能穩(wěn)定地保持高電平存儲節(jié)點，所以能獲得顯著地提高抗軟錯誤性能的與實施例1同樣的效果。
另外，由于由作為第二層多晶硅膜的N型多晶硅膜和作為第三層多晶硅膜的P型多晶硅膜形成了PN二極管，因在晶粒邊界處形成的電子陷阱、空穴陷阱、中性陷阱等的影響，使得泄漏電流增大，與實施例1一樣，即使在自建電勢以下也會有電流，所以能降低連接電阻。
由此，向存儲節(jié)點供給電荷變得容易，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定。其結(jié)果，可改善抗軟錯誤的性能。
其次，參照圖13～圖18，說明實施例2的存儲單元部分的制造工藝。另外，圖13、圖15、圖17是平面布局圖，沿這些平面布局圖中的A-A線的剖面圖是圖14、圖16、圖18。
在該實施例2的存儲單元部分的制造工藝中，首先，用與圖5及圖6所示的實施例1的制造工藝同樣的工序，形成直至圖13及圖14所示的結(jié)構(gòu)。此后，如圖15及圖16所示，用LPCVD法，在全部表面上淀積厚度約為1000～10000埃的氧化硅膜10。此后，利用光刻技術(shù)和RIE法進行圖形刻蝕，形成接觸孔19a～19f，以便使N+型源/漏區(qū)8a、8b的一部分露出。
然后，用氫氟酸(HF)等將在接觸孔內(nèi)露出的例如在N+型源/漏區(qū)8a、8b的表面上形成的自然氧化膜除去。
然后，用LPCVD法，形成由第二層多晶硅膜構(gòu)成的摻磷多晶硅膜(圖中未示出)。該摻磷多晶硅膜的厚度約為200～2000埃，磷(P)的濃度約為1.0～8.0×1020m-3。然后，利用光刻技術(shù)和RIE法對摻磷多晶硅膜進行圖形刻蝕。于是，形成位線接觸焊區(qū)20a、20b、GND布線20c、N+型源/漏區(qū)引出布線20d、20e。
其次，如圖17及圖18所示，用LPCVD法在全部表面上形成厚度為1000～10000埃左右的氧化硅膜(SiO2)13。然后，利用光刻技術(shù)和RIE法，有選擇地將氧化硅膜13的給定區(qū)域除去，形成使P+型源/漏區(qū)9的～部分露出的接觸孔21a～21e。接觸孔21c是這樣形成的，即貫穿在下層形成的N+型源/漏區(qū)引出布線20e，使P+型源/漏區(qū)9及引出部分5b的一部分露出。
另外，接觸孔21b是這樣形成的，即貫穿在下層形成的N+型源/漏區(qū)引出布線20d，使P+型源/漏區(qū)9露出。
然后，用氫氟酸(HF)等將在該露出的P+型源/漏區(qū)9的上部表面上形成的自然氧化膜除去。
然后，用LPCVD法，淀積厚度為200～2000埃左右的第三層多晶硅膜(圖中未示出)后，利用光刻技術(shù)和RIE法進行圖形刻蝕。此后，用20KeV，以約1.0×1014cm-2～5.0×1015cm-2的劑量，在第三層多晶硅膜22a、22b、22c的全部表面上注入例如BF2。
此后，利用例如燈退火法，將第三層多晶硅膜22a～22c中的硼激活。該第三層多晶硅膜22a是VCC布線。另外，22b和22c是P+型源/漏區(qū)引出布線。
其結(jié)果，如圖12所示，P+型源/漏區(qū)引出布線22c、在下層形成的N+型源/漏區(qū)引出布線20e、P+型源/漏區(qū)9、由第一層多晶硅膜形成的引出部分5b通過接觸孔21c互相連接。
另外，如圖17所示，P+型源/漏區(qū)引出布線22b、在下層形成的N+型源/漏區(qū)引出布線20d、P+型源/漏區(qū)9通過接觸孔21b互相連接。
此后，如圖11及圖12所示，與實施例1一樣，用LPCVD法，在全部表面上淀積厚度約為3000～10000埃的SiO2膜，形成層間絕緣膜16后，形成接觸孔17a、17d及位線接觸孔17b、17c。然后，作為金屬布線例如形成由厚度約為1000～5000埃的鋁構(gòu)成的GND線18a、18d及位線18b、18c。位線18c通過貫穿層間絕緣膜16和氧化硅膜13的位線接觸孔17c，與由第二層多晶硅膜形成的位線接觸焊區(qū)20b連接。該金屬布線具有約0.05～1Ω/口的薄層電阻。
這樣，便制成了實施例2的SRAM的存儲單元。
實施例3圖19是本發(fā)明的實施例3中的SRAM的存儲單元部分的剖面結(jié)構(gòu)圖。另外，圖19是位線、GND線形成前的剖面結(jié)構(gòu)圖。該實施例3的結(jié)構(gòu)與圖10所示的實施例1的結(jié)構(gòu)基本上相同。但是，在實施例3中，在N+型源/漏區(qū)引出布線15d和P+型源/漏區(qū)引出布線12a的連接部分處形成薄的氧化膜23a、23d。通過在該連接部分設(shè)置薄的氧化膜23a、23d，即使在已經(jīng)形成PN二極管的情況下，也會由于隧道效應(yīng)而導(dǎo)通，所以能獲得低電阻連接的效果。因此，向存儲節(jié)點供給電荷變得容易，其結(jié)果具有能改善抗軟錯誤性能的效果。
其次，參照圖20～圖24，說明實施例3的SRAM的存儲單元部分的制造工藝。在該實施例3的存儲單元部分的制造工藝中，首先，用與圖8所示的實施例1的制造工藝同樣的工序，形成直至圖20為止所示的結(jié)構(gòu)。此后，如圖21所示，用LPCVD法，在全部表面上形成約100～1000埃的氧化硅膜13。此后，如圖22所示，利用光刻技術(shù)和RIE法形成直接接觸孔14a～14g。
此后，如圖23所示，例如在氧氣氛中進行退火處理，使在直接接觸孔14e中露出的引出部分5c、N+型源/漏區(qū)8b、P+型源/漏區(qū)引出布線12a的露出的區(qū)域氧化，形成氧化膜23a～23e。然后，如圖24所示，通過采用各向異性的RIE法，在全部表面上有選擇地將上述氧化膜23a、23c、23e除去。
然后，用氫氟酸(HF)等將自然氧化膜除去。用LPCVD法，形成由第三層多晶硅膜構(gòu)成的摻磷多晶硅膜(圖中未示出)。該摻磷多晶硅膜的厚度約為1000～2000埃，磷(P)的濃度約為1.0～8.0×1020cm-3。然后，如圖19所示，利用光刻技術(shù)和RIE法對摻磷多晶硅膜進行圖形刻蝕。于是，形成位線接觸焊區(qū)15a、15b、GND布線15c、N+型源/漏區(qū)引出布線15d、15e。該第三層多晶硅膜的薄層電阻值約為10～100Ω/口。
其結(jié)果，N+型源/漏區(qū)引出布線15d、P+型源/漏區(qū)引出布線12a、N+型源/漏區(qū)8b及由第一層多晶硅膜形成的引出部分5c通過直接接觸孔14e互相連接。另外，由于在負載晶體管的源/漏區(qū)和驅(qū)動晶體管的源/漏區(qū)的連接布線的連接部分即N+型源/漏區(qū)引出布線15d和P+型源/漏區(qū)引出布線12a的連接部分處設(shè)有薄的氧化膜23a、23d，所以由于隧道效應(yīng)，能獲得低電阻連接。所謂隧道效應(yīng)，是指將強電場加在例如氧化膜等絕緣膜上時，將載流子注入到氧化膜中而導(dǎo)通的現(xiàn)象而言。因此，向存儲節(jié)點供給電荷變得容易，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定。其結(jié)果具有能改善抗軟錯誤性能的效果。
此后，與實施例1一樣，形成層間絕緣膜16、位線等，制成了實施例3的SRAM的存儲單元。
實施例4圖25是本發(fā)明的實施例4中的SRAM的存儲單元部分的剖面結(jié)構(gòu)圖。該實施例4的結(jié)構(gòu)與圖2所示的實施例1的結(jié)構(gòu)基本上相同。但是，在實施例4中，實施例1的第二層多晶硅膜是由P型的多晶硅膜24a和例如硅化鎢(WSi2)膜等金屬硅化物膜24b構(gòu)成的所謂多晶硅硅化物布線形成的結(jié)構(gòu)。就是說，實施例1的P+型源/漏區(qū)引出布線12a在實施例4中是由P型的多晶硅膜24a和金屬硅化物膜24b構(gòu)成的多晶硅硅化物布線形成的。
由于采用這樣的結(jié)構(gòu)，作為負載晶體管的漏區(qū)的P+型源/漏區(qū)9和作為驅(qū)動晶體管的漏區(qū)的N+型源/漏區(qū)8b的連接不是從P型至N型的直接連接，而是利用通過金屬硅化物膜的總線(從P型通過金屬硅化物膜至N型的連接，以及從N型通過金屬硅化物膜至P型的連接)來形成連接，所以更能實現(xiàn)低電阻化。因此，向存儲節(jié)點供給電荷變得容易，高電平節(jié)點變得穩(wěn)定，其結(jié)果具有能改善抗軟錯誤性能的效果。
實施例5圖26是本發(fā)明的實施例5中的SRAM的存儲單元部分的剖面結(jié)構(gòu)圖。該實施例5的結(jié)構(gòu)與實施例1的圖2所示的結(jié)構(gòu)基本上相同。但是，在實施例5中，用金屬布線形成在實施例1中用第三層多晶硅膜形成的布線。金屬布線中，25a及25b是位線接觸焊區(qū)，25c是GND布線，25d及25e是N+型源/漏區(qū)引出布線。
通過如上構(gòu)成，能使連接實現(xiàn)低電阻化，所以向存儲節(jié)點供給電荷變得容易，高電平節(jié)點變得穩(wěn)定，其結(jié)果具有能改善抗軟錯誤性能的效果。
實施例6圖27是本發(fā)明的實施例6中的SRAM的存儲單元部分的剖面結(jié)構(gòu)圖。另外，圖27是位線、GND線形成前的剖面結(jié)構(gòu)圖。該實施例6的結(jié)構(gòu)與圖10所示的實施例1的結(jié)構(gòu)基本上相同。但是，在實施例6中，在N+型源/漏區(qū)引出布線15d和P+型源/漏區(qū)引出布線12a的連接部分處形成薄的硅化鈦膜26a、26d。另外，在引出部分5c、N+型源/漏區(qū)8b、N-型源/漏區(qū)6c與N+型源/漏區(qū)引出布線15d相接的連續(xù)部分也設(shè)有硅化鈦膜26b、26c。另外，在位線接觸焊區(qū)15a和N+型源/漏區(qū)8a的連接部分也設(shè)有硅化鈦膜26e。
這樣，通過在連接部分處設(shè)置薄的金屬膜，能獲得低電阻連接。因此，向存儲節(jié)點供給電荷變得容易，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，其結(jié)果具有能改善抗軟錯誤性能的效果。
其次，參照圖28～圖31，說明實施例6的SRAM的存儲單元部分的制造工藝。在該實施例6的存儲單元部分的制造工藝中，首先，用與圖8所示的實施例1的制造工藝同樣的工序，形成直至圖28為止所示的結(jié)構(gòu)。此后，如圖29所示，用LPCVD法，在全部表面上形成約100～1000埃的氧化硅膜13。此后，如圖30所示，利用光刻技術(shù)和RIE法形成直接接觸孔14a～14g。
此后，如圖31所示，例如用濺射法在全部表面上形成厚度約為200～1000埃左右的鈦(Ti)。然后，例如用燈退火，在700～800℃的溫度下進行30秒鐘的退火，在露出的硅表面上形成硅化鈦(TiSi2)。此后，用硫酸和過氧化氫的混合液，將未反應(yīng)的鈦除去，再在700～900℃的溫度下進行30秒鐘的退火，完全形成硅化鈦，形成26a～26e。
這樣，在直接接觸孔14e中露出的引出部分5c、N+型源/漏區(qū)8b、P+型源/漏區(qū)引出布線12a的露出區(qū)域形成硅化鈦膜26a～26d。另外，在N+型源/漏區(qū)8a的露出部分也形成硅化鈦膜26e。
然后，用氫氟酸(HF)等將自然氧化膜除去后，用LPCVD法，形成由第三層多晶硅膜構(gòu)成的摻磷多晶硅膜(圖中未示出)。該摻磷多晶硅膜的厚度約為1000～2000埃，磷(P)的濃度約為1.0～8.0×1020cm-3。然后，利用光刻技術(shù)和RIE法對摻磷多晶硅膜進行圖形刻蝕。于是，如圖27所示，形成位線接觸焊區(qū)15a、15b、GND布線15c、N+型源/漏區(qū)引出布線15d、15e。該第三層多晶硅膜的薄層電阻值約為10～100Ω/口。
此后，與實施例1一樣，形成層間絕緣膜16、位線等，制成實施例6的SRAM的存儲單元。
如上所述，在本發(fā)明的實施例6中，由于在負載晶體管的漏區(qū)和驅(qū)動晶體管的漏區(qū)的連接部分設(shè)有薄的金屬膜，所以能獲得低電阻的連接。因此，向存儲節(jié)點供給電荷變得容易，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，其結(jié)果具有能改善抗軟錯誤性能的效果。
如上所述，如果采用本發(fā)明的半導(dǎo)體裝置，則由于第二布線通過貫穿第一絕緣膜、第一布線及第二絕緣膜形成的第二通孔，與第二雜質(zhì)區(qū)導(dǎo)電性地連接，第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)的連接是通過在第二通孔內(nèi)連接第一布線、第二布線及第二雜質(zhì)區(qū)來實現(xiàn)，所以不增加工藝式序，就能用狹窄的面積進行這些許多布線層的連接。另外，第一布線和第二布線之一是多晶硅膜，所以能獲得耐熱性方面的可靠性高的連接，同時與金屬布線相比，圖形刻蝕變得容易，所以能微細化。因此能實現(xiàn)高集成化。
另外，由于第一布線和第二布線的另一布線是多晶硅膜，所以能獲得耐熱性方面的可靠性高的連接，同時與金屬布線相比，圖形刻蝕變得容易，所以能微細化。因此能實現(xiàn)高集成化。
另外，由于第一布線和第一雜質(zhì)區(qū)的導(dǎo)電類型是P型，第二布線和第二雜質(zhì)區(qū)的導(dǎo)電類型是N型，所以用被連接的布線和雜質(zhì)區(qū)為同一種導(dǎo)電類型的第一布線和第二布線進行第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)的連接。因此，能防止與雜質(zhì)區(qū)的導(dǎo)電類型不同的布線中的雜質(zhì)向雜質(zhì)區(qū)擴散。因此，能防止在半導(dǎo)體襯底中形成理想的PN二極管，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，由于半導(dǎo)體裝置是SRAM，第一布線是負載晶體管的漏區(qū)引出布線，第二布線是驅(qū)動晶體管的漏區(qū)引出布線，所以通過連接p型的第一布線即負載晶體管的漏區(qū)引出布線和n型的第二布線即驅(qū)動晶體管的漏區(qū)引出布線，就能連接p型的第一雜質(zhì)區(qū)和n型的第二雜質(zhì)區(qū)，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，由于第一及第二負載晶體管的漏區(qū)引出布線通過第二絕緣膜，與接地布線互相呈立體地重疊形成，第一負載晶體管的漏區(qū)引出布線通過第二絕緣膜，與第二驅(qū)動晶體管的漏區(qū)引出布線互相呈立體地重疊形成，所以由它們產(chǎn)生存儲節(jié)點的蓄積電荷，能增加存儲節(jié)點的電容。其結(jié)果，能防止存儲節(jié)點的電荷減少，能穩(wěn)定的保持存儲節(jié)點的高電平，所以能顯著地提高抗軟錯誤性能。
另外，還包括在與第一布線為同一制造工藝中形成的電源布線，由于電源布線與接地布線互相呈立體地重疊形成，所以比用同一布線層形成電源布線和接地布線的情況能減少占有面積。因此能實現(xiàn)高集成化。
另外，由于在第一布線和第二布線的連接部分的界面上備有薄的氧化膜，所以能降低第一布線和第二布線的連接電阻。因此，向存儲節(jié)點供給電荷變得容易，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，由于在第一布線和第二布線的連接部分的界面上備有薄的金屬膜，所以能降低第一布線和第二布線的連接電阻。因此，向存儲節(jié)點供給電荷的變得容易，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，由于第一布線是高熔點金屬膜和多晶硅膜的復(fù)合膜，所以第一布線和第二布線的連接不是從p型至n型的直接連接，而是利用通過金屬膜的總線進行連接。因此，能降低連接電阻，向存儲節(jié)點供給電荷變得容易，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，本發(fā)明的半導(dǎo)體裝置的第二布線是金屬布線，所以能降低連接電阻，向存儲節(jié)點供給電荷變得容易。其結(jié)果，高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，由于第一布線和第一雜質(zhì)區(qū)的導(dǎo)電類型是n型，第二布線和第二雜質(zhì)區(qū)的導(dǎo)電類型是p型，所以用被連接的布線和雜質(zhì)區(qū)為同一種導(dǎo)電類型的第一布線和第二布線進行第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)的連接。因此，能防止與雜質(zhì)區(qū)的導(dǎo)電類型不同的布線中的雜質(zhì)向雜質(zhì)區(qū)擴散。因此，能防止在半導(dǎo)體襯底中形成理想的PN二極管，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，半導(dǎo)體裝置是SRAM，由于第一布線是驅(qū)動晶體管的漏區(qū)引出布線，第二布線是負載晶體管的漏區(qū)引出布線，所以通過連接n型的第一布線即驅(qū)動晶體管的漏區(qū)引出布線和p型的第二布線即負載晶體管的漏區(qū)引出布線，就能連接n型的第一雜質(zhì)區(qū)和p型的第二雜質(zhì)區(qū)，存儲節(jié)點的高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
另外，本發(fā)明的半導(dǎo)體裝置由于接地布線通過第二絕緣膜與第一及第二負載晶體管的漏區(qū)引出布線互相呈立體地重疊形成，第二驅(qū)動晶體管的漏區(qū)引出布線通過第二絕緣膜與第一負載晶體管的漏區(qū)引出布線互相呈立體地重疊形成，所以由它們產(chǎn)生存儲節(jié)點的蓄積電荷，能增加存儲節(jié)點的電容。其結(jié)果，能防止存儲節(jié)點的電荷減少，能穩(wěn)定的保持存儲節(jié)點的高電平，所以能顯著地提高抗軟錯誤性能。
另外，本發(fā)明的半導(dǎo)體裝置還包括在與第二布線為同一的制造工藝中形成的電源布線，由于電源布線與接地布線互相呈立體地重疊形成，所以比用同一布線層形成電源布線和接地布線的情況能減少占有面積。因此能實現(xiàn)高集成化。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法是在第一絕緣膜上形成第一布線，以便通過在第一絕緣膜中形成的第一通孔，導(dǎo)電性地連接第一雜質(zhì)區(qū)，為覆蓋第一布線而形成第二絕緣膜，在第一絕緣膜、第一布線和第二絕緣膜中形成到達第二雜質(zhì)區(qū)的表面的第二通孔，在第二絕緣膜上形成第二布線，以便通過第二通孔，導(dǎo)電性地連接第二雜質(zhì)區(qū)，所以不增加工藝工序，就能用狹窄的面積進行這些許多布線層的連接，能實現(xiàn)高集成化。
另外，在形成第二通孔的工序之后，在因形成第二通孔而露出的包括第一布線的露出表面上形成鈦，通過對鈦進行退火處理而形成硅化鈦，所以能降低第一布線和第二布線的連接電阻。因此，向存儲節(jié)點供給電荷變得容易，高電平節(jié)點變得穩(wěn)定，能改善抗軟錯誤性能。
權(quán)利要求
1．一種半導(dǎo)體裝置，具有至少兩層布線層通過連接孔進行導(dǎo)電性連接的布線連接結(jié)構(gòu)，其特征在于備有有主表面的半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主表面上形成的第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)；在上述半導(dǎo)體襯底上形成的具有到達上述第一雜質(zhì)區(qū)的表面的第一通孔的第一絕緣膜；在上述第一絕緣膜上形成的通過上述第一通孔導(dǎo)電性地連接上述第一雜質(zhì)區(qū)的第一布線；為覆蓋上述第一布線而形成的第二絕緣膜；以及在上述第二絕緣膜上形成的第二布線，上述第二布線通過貫穿上述第一絕緣膜、上述第一布線及上述第二絕緣膜而形成的第二通孔，與上述第二雜質(zhì)區(qū)導(dǎo)電性地連接，上述第一雜質(zhì)區(qū)和上述第二雜質(zhì)區(qū)的連接是通過在上述第二通孔內(nèi)連接上述第一布線、上述第二布線及上述第二雜質(zhì)區(qū)來實現(xiàn)的，上述第一布線和上述第二布線的任一布線是多晶硅膜。
2．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于第一布線和第二布線中的另一布線是多晶硅膜。
3．根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于第一布線和第一雜質(zhì)區(qū)的導(dǎo)電類型是p型，第二布線和第二雜質(zhì)區(qū)的導(dǎo)電類型是n型。
4．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于半導(dǎo)體裝置是備有第一及第二負載晶體管、第一及第二驅(qū)動晶體管、以及第一及第二存取晶體管的SRAM，第一布線是上述第一及上述第二負載晶體管的漏區(qū)引出布線，第二布線是上述第一及上述第二驅(qū)動晶體管的漏區(qū)引出布線。
5．根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于第二布線除了第一及第二驅(qū)動晶體管的漏區(qū)引出布線以外，還包括與上述第二布線在同一制造工藝中在第二絕緣膜上形成的接地布線，第一及第二負載晶體管的漏區(qū)引出布線通過上述第二絕緣膜，與上述接地布線互相呈立體地重疊形成，上述第一負載晶體管的漏區(qū)引出布線通過上述第二絕緣膜，與上述第二驅(qū)動晶體管的漏區(qū)引出布線互相呈立體地重疊形成。
6．根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于第一布線除了第一及第二負載晶體管的漏區(qū)引出布線以外，還包括與上述第一布線在同一制造工藝中形成的電源布線，上述電源布線和接地布線互相呈立體地重疊形成。
7．根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于在第一布線和第二布線的連接部分的界面上備有薄的氧化膜。
8．根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于在第一布線和第二布線的連接部分的界面上備有薄的金屬膜。
9．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于第一布線是高熔點金屬膜和多晶硅膜的復(fù)合膜。
10．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于第二布線是金屬膜。
11．根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于第一布線和第一雜質(zhì)區(qū)的導(dǎo)電類型是n型，第二布線和第二雜質(zhì)區(qū)的導(dǎo)電類型是p型。
12．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于半導(dǎo)體裝置是備有第一及第二負載晶體管、第一及第二驅(qū)動晶體管、以及第一及第二存取晶體管的SRAM，第一布線是上述第一及上述第二驅(qū)動晶體管的漏區(qū)引出布線，第二布線是上述第一及上述第二負載晶體管的漏區(qū)引出布線。
13．根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于第一布線除了第一及第二驅(qū)動晶體管的漏區(qū)引出布線以外，還包括與上述第一布線在同一制造工藝中在第一絕緣膜上形成的接地布線，上述接地布線通過第二絕緣膜，與第一及第二負載晶體管的漏區(qū)引出布線互相呈立體地重疊形成，上述第二驅(qū)動晶體管的漏區(qū)引出布線通過上述第二絕緣膜，與上述第一負載晶體管的漏區(qū)引出布線互相呈立體地重疊形成。
14．根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于第二布線除了第一及第二負載晶體管的漏區(qū)引出布線以外，還包括與上述第二布線在同一制造工藝中形成的電源布線，上述電源布線和接地布線互相呈立體地重疊形成。
15．一種半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置具有至少兩層布線層通過連接孔進行導(dǎo)電性連接的布線連接結(jié)構(gòu)，該方法的特征在于，包括在半導(dǎo)體襯底的主表面上形成第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)的工序；為覆蓋上述半導(dǎo)體襯底表面而形成第一絕緣膜的工序；在上述第一絕緣膜中形成到達上述第一雜質(zhì)區(qū)的表面的第一通孔的工序；在上述第一絕緣膜上形成第一布線，以便通過在上述第一絕緣膜上形成的第一通孔，導(dǎo)電性地連接上述第一雜質(zhì)區(qū)的工序；為覆蓋上述第一布線而形成第二絕緣膜的工序；在上述第一絕緣膜、上述第一布線和上述第二絕緣膜中形成到達上述第二雜質(zhì)區(qū)的表面的第二通孔的工序；以及在上述第二絕緣膜上形成第二布線，以便通過上述第二通孔，導(dǎo)電性地連接上述第二雜質(zhì)區(qū)的工序。
全文摘要
提供一種能通過降低連接電阻及增加存儲節(jié)點的電容來提高抗軟錯誤性能的半導(dǎo)體裝置及其制造方法。通過直接接觸孔14e,用P
文檔編號H01L21/8234GK1223471SQ9811687
公開日1999年7月21日 申請日期1998年8月4日 優(yōu)先權(quán)日1997年11月28日
發(fā)明者石垣佳之 申請人:三菱電機株式會社