專利名稱：金屬氧化物半導體柵控結(jié)構(gòu)的半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及MOS柵控半導體器件，尤其涉及用來對器件的各個元件的小型化提供改進和器件電學性能提供改進的裝置。
現(xiàn)在存在大量的全部使用金屬-氧化物-半導體(MOS)柵控結(jié)構(gòu)制造的各種類型的半導體器件。這些器件，例如，小信號“互補”MOS器件(CMOS)和像MOS場效應(yīng)晶體管(MOSFET)那樣的功率器件，絕緣柵雙極晶體管(IGBT)和MOS控制晶閘管(MCT)，都用柵控結(jié)構(gòu)制造，該柵控結(jié)構(gòu)包括覆蓋柵電極下面含有溝道區(qū)域和在柵控結(jié)構(gòu)的源和漏區(qū)之間延伸的半導體襯底表面上的薄介質(zhì)層(氧化物)的金屬電極。
為了最高密度封裝高速電路操作的器件，人們希望把柵控結(jié)構(gòu)作得盡可能的小。甚至，在功率處理能力通常要求大量組合結(jié)構(gòu)的功率器件中，用制造盡可能小的器件柵控結(jié)構(gòu)部分且把大量的這種柵控結(jié)構(gòu)并聯(lián)為組合功率器件可獲得更好的電學特性。
制造各種柵控結(jié)構(gòu)目前優(yōu)選的工藝包括掩模層的使用和掩模的光刻圖形化，用于通過掩模層提供精確尺寸定位窗口，通過此窗口把摻雜劑引入下面的襯底。關(guān)于能把柵控結(jié)構(gòu)制得多小及其精度的近期限制是由某特定摻雜劑配置于襯底的精度極限來確定的。本發(fā)明是針對增加至少一種摻雜劑引入步驟的精度因而可以制造更小和更精確尺寸的器件。
本發(fā)明包括制造MOS柵控半導體器件的方法，該方法包括如下步驟在半導體襯底表面上形成柵結(jié)構(gòu)，以及，在使用柵結(jié)構(gòu)的垂直壁作為摻雜劑掩模的工序中，把摻雜劑引入襯底以形成柵結(jié)構(gòu)下具有襯底表面第一個阻斷(intercept)的第一種導電類型的第一個摻雜區(qū)，然后，再次在使用垂直壁作為掩模的工序中形成在所述第一個區(qū)域中的第二種導電類型的第二個摻雜區(qū)且該區(qū)具有離開所述第一個阻斷的襯底表面第二個阻斷，然后用較柵結(jié)構(gòu)更薄的掩模層涂敷所述柵結(jié)構(gòu)的所述垂直壁及鄰接所述柵結(jié)構(gòu)的所述襯底表面部分并覆蓋所述第一和第二區(qū)，把離子朝所述襯底表面注入，注入能量足以穿透涂敷所述襯底表面部分處的掩模層，但不足以穿透涂敷垂直壁的掩模層形成所述第一種導電類型的第三個摻雜區(qū)，此區(qū)全部在所述第一個摻雜區(qū)內(nèi)且包住除了形成所述襯底表面第二阻斷那部分之外所述的第二個摻雜區(qū)。
最好柵控結(jié)構(gòu)配備有柵電極結(jié)構(gòu)，該柵電極結(jié)構(gòu)包括導電材料層，它精確對準半導體襯底表面部分上的氧化物層并覆蓋于其上，然后，在熟知的“自對準”技術(shù)中，用柵電板結(jié)構(gòu)作為掩模把摻雜劑引入襯底以形成柵控結(jié)構(gòu)的第一摻雜(溝道)區(qū)部分。然后，用柵電極結(jié)構(gòu)作為掩模把摻雜劑再次引入襯底形成全部在第一個區(qū)域之內(nèi)的第二摻雜(源)區(qū)。然后，為省去現(xiàn)有工藝中使用的一個光刻圖形化步驟，在原來形成的摻雜區(qū)域部分上的柵結(jié)構(gòu)和襯底表面用厚度較柵電極結(jié)構(gòu)薄得多的掩模材料層涂敷。掩模層涂敷柵極結(jié)構(gòu)的垂直壁從而至少增加了它的橫向尺寸為掩模層的厚度。然后，不圖形化掩模層，把摻雜劑離子朝著襯底表面注入，注入能量足以穿透涂敷襯底表面的掩模層的厚度(以提供第三摻雜體區(qū))，但不足以穿透涂敷柵電板結(jié)構(gòu)垂直壁的掩模層的垂直方向“厚度”。事實上，柵電極結(jié)構(gòu)又一次用作掩模只是增加了橫向尺寸以改進相對原先提供的第一和第二個區(qū)域的第三個摻雜區(qū)域的定位精度。
下面參照附圖通過實例來描述本發(fā)明，其中

圖1是IGBT器件的一部分的投影視圖；圖2是沿圖1的2-2線的截面圖；圖3-7表示相應(yīng)于圖2所示器件部分的工件一部分的一系列截面示圖，示出圖2器件部分的連續(xù)制造步驟；以及圖8-10是類似于圖3-7的示圖，但所示出的是根據(jù)本發(fā)明的連續(xù)制造步驟。
圖1表示了一個已知的MOS柵控半導體器件10的“有源”部分的例子。圖1表示在其中有各種摻雜區(qū)及相繼切去覆蓋襯底12的上表面14的一些不同層的半導體(一般為硅)襯底12。也表示了蓋在襯底底部表面18的金屬層16。圖2是圖1中所示器件一部分的截面圖，其中現(xiàn)在示出的僅僅是在襯底的上表面上的所有層的最底部的兩層(為清楚起見，上面蓋著的各層已被切去)。器件10是IGBT，而事實上，圖2表示一個在器件10表面上多次重復(fù)的柵控結(jié)構(gòu)。此柵控結(jié)構(gòu)典型為在上面提到的CMOS，MOSFET，和MCT諸器件中的柵控結(jié)構(gòu)。
器件10為不僅包括一套端子，而且包括多個互相并聯(lián)連接的獨立單元的單一的器件。一個這樣的單元C示于圖2的截面圖中，該單元從圖1所示的襯底部分沿長度方向從整個前面延伸到后面。各單元包括分離的“柵極結(jié)構(gòu)20”(雖然所有的柵極結(jié)構(gòu)由互連金屬層并聯(lián)連接，未示出)，該柵極結(jié)構(gòu)20包括精確對準于下面的層24(一般為二氧化硅)的金屬層22(典型為摻雜多晶硅)，層24整體粘結(jié)于襯底12的表面14。
柵電極結(jié)構(gòu)20是包括被含有P-區(qū)域30和P+區(qū)域32的P型組合區(qū)從N-漏區(qū)28隔開的源區(qū)26(本例中為N+導電性)的“柵控結(jié)構(gòu)”的部件。鄰接襯底表面14的P-區(qū)域部分包括MOS控制結(jié)構(gòu)的溝道區(qū)域34以及在源區(qū)26之下被稱為體區(qū)的P+區(qū)32。
如上所述，襯底12之上覆蓋著各種層。如鋁的金屬層34(圖1)，它具有向下的延伸36，在襯底12的表面14接觸N+區(qū)域26且同時利用垂直延伸通過N+區(qū)域26的部分38與P+區(qū)域32接觸。
圖1表示在器件所有單元下的N-區(qū)域28，它蓋著高導電區(qū)40，該區(qū)40覆蓋器件的P+區(qū)42并與之形成PN結(jié)。
器件10像其他類型MOS柵控器件一樣實質(zhì)上和圖1及圖2所示器件相同。這些器件包括實質(zhì)上相同的柵控結(jié)構(gòu)，但在柵控結(jié)構(gòu)之下具有不同的摻雜區(qū)域的分布。如圖1所示的例子，在N-區(qū)域28和金屬層16之間配置單一的N+層取代N區(qū)40和P+區(qū)42就提供了一種MOSFET器件。
本發(fā)明是針對可在所有那些MOS柵控器件中使用的柵控結(jié)構(gòu)。
MOS結(jié)構(gòu)的溝道34(圖2)是由配置在N+源區(qū)26和N-漏區(qū)28之間的P-區(qū)30的上面部分提供的。配置于N+區(qū)域26下面且?guī)缀醯煌耆由斓竭_溝道區(qū)域34的是P+區(qū)32。熟知P+區(qū)的目的是降低由N型導電源區(qū)26，P型組合區(qū)30，32和N型漏區(qū)28形成的垂直寄生NPN雙極晶體管的增益。為此，P+區(qū)32(高導電性)最好沿著由N+源區(qū)26和P-區(qū)30(N+P+結(jié)的發(fā)射極比N+P-結(jié)發(fā)射極發(fā)射效率低很多)之間形成的PN結(jié)的整個長度配置。然而，相反地，為控制溝道區(qū)域34的導電性以提供預(yù)期的低閾值電壓，溝道區(qū)域34應(yīng)是低的(P-)摻雜濃度。一種可接受的折衷方案是P+區(qū)域32延伸到一個預(yù)選定的接近到溝道區(qū)域34而又不伸進溝道區(qū)域的距離。
沒有任何器件可以作得絕對精確，特別是在大量生產(chǎn)的基礎(chǔ)上，P+區(qū)32相對于溝道區(qū)域34的實際設(shè)計或標稱定位必須計及與使用的制造工藝有關(guān)的尺寸容差。關(guān)于P+區(qū)32相對于溝道區(qū)域34位置的更嚴格的要求是P+區(qū)域32不進入溝道區(qū)域34。P+區(qū)域32和溝道區(qū)域34之間的極小距離D是慎重地選擇為稍大于最佳距離。一個希望的目標是降低先前必需的超出距離D的方法。
降低距離D的進一步原因是因為它是每個單元C總寬度的一個因素。假定單元寬度已經(jīng)被例如由使用的制造工藝決定的P+區(qū)32和溝道區(qū)34可獲得的最小寬度限制為盡可能地小(在下文敘述)，則距離D越大，單元寬度越大。希望有最小可能寬度的單元C。
圖3到7表示按照制造示于圖2的柵控結(jié)構(gòu)的推薦工藝的順序加工步驟。
圖3表示使用已知工藝制造的工件，在制造工藝的同時，圖1中的器件下層28，40和42已與柵電極結(jié)構(gòu)20和P-區(qū)30一道形成。P-區(qū)30是用柵電極結(jié)構(gòu)20作為掩模由離子注入形成的，因此P-區(qū)30的邊面52精確地與柵電極結(jié)構(gòu)20的垂直側(cè)壁54對中。
P+區(qū)域32(示于圖2)接著用已知光刻工藝技術(shù)形成。這包括用光刻膠層涂敷襯底工件的整個上表面，利用光掩模，通過光掩模曝光光刻膠層以確定光刻膠中將刻蝕掉以提供窗口的區(qū)域，如圖4中所示窗口56，通過光刻膠層58曝光襯底表面區(qū)域。然后通過窗口56注入離子以提供希望的P+區(qū)域32。窗口56的寬度小到可用已知光刻技術(shù)可靠獲得。
在圖1和圖2中，P-區(qū)域30的邊面52確定溝道區(qū)域34(圖2)的漏端，所以，P+區(qū)域32的邊面60必須與P-區(qū)30的邊面52分離開。這個間隔由通過光刻膠層58形成的窗口56的邊62與柵結(jié)構(gòu)20的垂直壁54之間的距離E決定。
盡管已知光刻工藝非常精確，但仍須給出一定的容差，如上面提到，窗口邊62和電極結(jié)構(gòu)邊54之間的距離E必須比最佳距離大一點。
現(xiàn)在P+區(qū)32就位后，加熱工件以引起區(qū)域30和32都擴散以移動P-區(qū)30的邊面52，但不移動在柵結(jié)構(gòu)20之下的P+區(qū)32的邊面60。此結(jié)果示于圖5中。
然后(圖6)用柵結(jié)構(gòu)20確定離子注入窗68，把N型導電離子注入進襯底12以形成N+區(qū)域26。
因為柵電極結(jié)構(gòu)20用作掩模以定位N+區(qū)26和P-區(qū)30的邊面，所以就以高精度確定了溝道區(qū)域34。然而，因為通過圖形化的光刻膠層58的窗口56的邊面62(圖4)被用來確定P+區(qū)32的表面60，所以得到的精度稍低。
在下一個工藝步驟中，加熱工件使摻雜區(qū)擴散到圖7所示的位置。N+區(qū)26的邊面69在柵結(jié)構(gòu)20下面移動且沿著線69a阻斷襯底表面14，線69a與P-區(qū)30的襯底表面阻斷52a精確分隔。
半導體襯底工件按已知工藝第一次處理直到圖3所示狀態(tài)。此后，不是立即地提供如圖4和5所示的P+區(qū)32，而是按照現(xiàn)有技術(shù)，以相反的工序步驟，使用現(xiàn)有工藝技術(shù)提供N+區(qū)26(圖6)。
首先，用圖3所示的工件出發(fā)，加熱(圖8)工件以引起P-區(qū)30的精確擴散以將其深度增加一個希望的量且將P-區(qū)30的邊表面52精確地與圖3中的柵結(jié)構(gòu)20對中，并移到柵結(jié)構(gòu)20下面的精確的已知位置。
其次(圖9)，使用柵結(jié)構(gòu)作為掩模注入N型導電雜質(zhì)以形成N+區(qū)26。因為電極結(jié)構(gòu)20的側(cè)壁54被用作掩模，所以N+區(qū)26的邊面69相對于P-區(qū)30的邊面52被精確地定位。在P-區(qū)30鄰接于區(qū)域表面69和52之間的襯底面14的部分為溝道區(qū)域34。
然后，在工件上淀積掩模材料層76，進一步引起偏差。在本實施方式中，使用硅襯底12，多晶硅柵電極22和二氧化硅層24，掩模層76最好為用已知的低溫淀積工藝淀積的二氧化硅層，得到的層76稱為“低溫氧化物”(LTO)。合適的LTO淀積工藝包括硅烷和氧氣在反應(yīng)室中反應(yīng)形成且在工件上淀積細顆粒的二氧化硅。
由于LTO層76以粒子形式淀積，為使層76玻璃化要加熱工件。要求僅用相對低的溫度(約為900℃)是重要的，因為它僅引起先前定位的區(qū)域26和30小的擴散。這之所以重要是因為在N+區(qū)表面阻斷69a過分配置于柵結(jié)構(gòu)20的垂直壁54以內(nèi)的情況下，溝道區(qū)域34的長度過度減小會改變器件的工作特性。
LTO層76的重要特性在于它可以作得很薄，例如500?！?000埃，典型為1500埃，(可與大約9000埃的柵結(jié)構(gòu)20的厚度比較)，具有精確的厚度，如誤差為±5％，(即對于1500埃的LTO層而言為75?；蚋?，且還在于它對于電極結(jié)構(gòu)的垂直壁54吸附良好，厚度均勻。
重要的是，LTO層76此后不必圖形化，相反地，在放置LTO層76之后，把P型摻雜劑離子(如硼)用已知的離子注入工藝朝向襯底表面14注入。使用足夠的離子注入能量以使離子穿透直接蓋在襯底12的表面14的LTO層76的水平部分。相反地，因為離子主要是沿著襯底法線方向朝著襯底表面14注射且平行于柵結(jié)構(gòu)垂直壁54，所以離子不穿透LTO層76的垂直長度。于是十分薄的LTO層76對增加柵結(jié)構(gòu)20的橫向延伸是有效的，結(jié)果使得注入的P+區(qū)32與進入襯底12的投射壁54分隔一個等于LTO層76厚度的距離。
注入工藝的束能量要足以驅(qū)動P型摻雜劑離子通過N+區(qū)域26進入下層P-區(qū)30。在P-區(qū)30中，注入離子提供P+區(qū)32。
重要的是P+區(qū)域32的邊面60和N+區(qū)域26的邊面69之間的間隔主要由在電極結(jié)構(gòu)20上的LTO層76的厚度決定以及，在P+注入工序前發(fā)生的LTO低溫層加熱工序期間N+區(qū)域26的很小擴散影響是很次要的。比較示于圖10本發(fā)明工藝所得的結(jié)構(gòu)與示于圖7現(xiàn)有技術(shù)工藝得到的結(jié)構(gòu)，這些結(jié)構(gòu)似乎基本相同。然而一個不同點在于P+區(qū)域32相對于N+區(qū)域26的定位精度，在本發(fā)明中是所述的LTO淀積工藝的函數(shù)(不使用光刻工藝)，而在現(xiàn)有技術(shù)的工藝中，是所述光刻圖形化工藝的函數(shù)。LTO工藝的定位容差(為±75?；蚋?小于光刻容差(為±5000?；蚋?，因此，使用本發(fā)明工藝的P+區(qū)表面邊60，由于容差的差別可以定位更靠近N+區(qū)域的表面邊69(如靠近5000埃)。
相應(yīng)地，用先前結(jié)合圖2的有關(guān)討論，P+區(qū)域32相對于N+區(qū)域26的側(cè)邊面69定位越接近，允許用于更窄的單元C(典型為10％)且相應(yīng)于更好的器件性能。此外如前所述，由于允許P+區(qū)域32邊面60更靠近N+區(qū)26邊面69的位置，于是最小化N+區(qū)26和P-區(qū)30之間的結(jié)的長度，就減小了鄰接于溝道區(qū)34的寄生NPN雙極晶體管的增益。
例如，層76也可以是用已知的相當?shù)偷牡蜏氐矸e工藝施加的氮化硅。用于鈍化目的的各種玻璃層，如硼磷硅玻璃(BPSG)或者磷硅玻璃(PSG)都可使用。已知的有機物，如光刻膠材料也可以使用。但與其他上述材料不一樣，最后它必須從工件上全部去掉。所述LTO層76也可用其他已知工藝施加，如已知的“液體旋涂”工藝。
MOS柵控半導體器件的柵電極控制結(jié)構(gòu)含有四個摻雜區(qū)，它們包括第一個區(qū)域(源)與所包圍的組合區(qū)形成第一PN結(jié)，該組合區(qū)包括整個包住第三個重摻雜(體)區(qū)域，部分地包住第一個區(qū)域的第二輕摻雜(溝道)區(qū)，以及與第三個區(qū)域形成PN結(jié)的第四個區(qū)域(漏)。柵電極控制結(jié)構(gòu)用已知的柵電極自對準摻雜工藝制造，但形成第三個重摻雜區(qū)域工藝時，為確定第三個區(qū)域和溝道區(qū)域之間的間隔，在柵電極上提供了間隔層。
權(quán)利要求
1.MOS柵控半導體器件的制造方法，包括如下步驟在半導體襯底表面形成柵結(jié)構(gòu)以及，在使用柵結(jié)構(gòu)的垂直壁作為掩模的工藝中，把摻雜劑引進襯底形成具有柵結(jié)構(gòu)下面的襯底表面第一個阻斷的第一種導電類型的第一個摻雜區(qū)，然后，再一次在使用垂直壁作為摻雜劑掩模的工序中，形成在所述第一個區(qū)域內(nèi)的第二種導電類型的第二個摻雜區(qū)，它具有離開第一個阻斷的襯底表面第二個阻斷，然后用比柵結(jié)構(gòu)更薄的掩模層涂敷所述柵結(jié)構(gòu)的所述垂直壁及鄰接柵結(jié)構(gòu)的所述襯底表面部分并覆蓋所述第一和第二區(qū)，把離子朝著所述襯底表面射入，注入能量足以穿透涂敷所述襯底表面部分處的掩模層，但不足以穿透涂敷垂直壁的掩模層形成所述第一種導電類型的第三個摻雜區(qū)，此區(qū)整體地在第一個摻雜區(qū)內(nèi)且包圍除了形成所述襯底表面第二阻斷那部分之外所述的第二個摻雜區(qū)。
2.按照權(quán)利要求1的方法，包括柵電極結(jié)構(gòu)具有基本上垂直于所述襯底表面的側(cè)壁并界定基本上垂直于所述襯底表面的第一個表面，在鄰接所述電極結(jié)構(gòu)的所述襯底的第二個表面部分下形成第一種導電類型的第一個摻雜區(qū)，所述摻雜區(qū)在所述電極表面下擴展且具有一個邊表面沿著被所述電極結(jié)構(gòu)蓋住的第一條線橫斷襯底表面且此邊表面基本平行于被所述電極結(jié)構(gòu)確定的所述的第一個表面，然后整體地在第一個摻雜區(qū)域內(nèi)形成第二種導電類型的第二個摻雜區(qū)，所述第二個摻雜區(qū)具有一個邊表面沿著被所述電極結(jié)構(gòu)蓋住的第二條線橫斷所述襯底表面，它基本平行于且離開所述第一個區(qū)域的所述第一條線表面阻斷，然后用具有比所述電極結(jié)構(gòu)薄的厚度的第一層掩模材料涂敷所述結(jié)構(gòu)側(cè)壁和所述襯底表面第二部分，其后，沿著基本平行于所述電極結(jié)構(gòu)側(cè)壁的方向朝著所述襯底表面注入摻雜劑離子，注入能量足以引起所述離子穿透涂敷所述襯底表面的所述第一層以形成所述第一種導電類型的第三個摻雜區(qū)，此區(qū)整體地在第一個摻雜區(qū)內(nèi)且部分地包圍所述第二個區(qū)域，但注入能量不足以在所述的平行方向上穿透或者所述電極結(jié)構(gòu)或者涂敷所述電極結(jié)構(gòu)側(cè)壁的所述第一層，從而所述第三個區(qū)域有一個邊表面在離開所述第二個區(qū)域的所述第二條線表面阻斷至少等于所述第一個掩模層厚度的距離處橫斷所述第二部分的邊表面。
3.按權(quán)利要求1或2的方法，其中，所述電極結(jié)構(gòu)具有在垂直所述襯底表面方向的第一個厚度，用具有小于所述第一個厚度的第二個厚度的第一層掩模材料涂敷所述襯底側(cè)壁及鄰接所述側(cè)壁的所述襯底表面的第二部分，以及沿著基本平行于所述側(cè)壁方向朝著所述襯底表面注入摻雜劑離子，注入能量足以沿著平行方向穿透涂敷所說襯底表面的第一層將離子注入到所述襯底內(nèi)部，能量不足以穿透所述電極結(jié)構(gòu)或者穿透涂敷所述垂直壁的所述第一層，于是所述注入的離子在所述襯底中形成第一種導電類型的第一個摻雜區(qū)。
4.按權(quán)利要求2或3的方法，包括步驟如下在所述涂敷步驟之前，在鄰接所述電極結(jié)構(gòu)的所述襯底的第二部分中形成第二個摻雜區(qū)，所述第二個摻雜區(qū)結(jié)束于第二個邊表面，該邊表面在所述電極結(jié)構(gòu)的下面擴展并沿著基本平行于所述第一個表面的第一條線橫斷所述襯底表面，所述第一線由所述電極結(jié)構(gòu)確定并與所述第一個表面分離開。
5.按權(quán)利要求2到4中任何一個的方法，包括步驟如下在所述涂敷步驟之前以及在形成所述第二個區(qū)域的所述步驟之后，整體地在所述第二個摻雜區(qū)域之內(nèi)形成第三個摻雜區(qū)，所述第三個摻雜區(qū)結(jié)束于第三個邊表面，此邊表面沿著基本上位于所述第一個表面中且與所述第二個摻雜區(qū)的第一條線表面阻斷分離開的第二條線橫斷所述襯底表面。
全文摘要
含有四個摻雜區(qū)域的MOS柵控半導體器件的柵電極控制結(jié)構(gòu),包括:第一個區(qū)域(源),與所包圍的組合區(qū)形成第一個PN結(jié),該組合區(qū)包括整體地包住第三個重摻雜(體)區(qū),部分地包住第一個區(qū)的第二輕摻雜(溝道)區(qū),以及與第三區(qū)域形成PN結(jié)的第四個區(qū)(漏),用已知的柵電極自對準摻雜工藝制造柵電極控制結(jié)構(gòu),但是在工藝中為形成第三個重摻雜區(qū),在柵電極上提供了一個間隔層以確定第三個區(qū)域與溝道區(qū)域之間的間隔。
文檔編號H01L29/78GK1198003SQ9810609
公開日1998年11月4日 申請日期1998年3月10日 優(yōu)先權(quán)日1997年3月11日
發(fā)明者約漢·M·內(nèi)爾森, 克里斯托弗·B·考康, 理查德·D·斯托克, 琳達·S·布拉什, 約漢·L·本杰明, 路易斯·E·斯庫爾基, 克里斯托弗·L·雷克塞爾 申請人:哈里公司