專利名稱：含大量絕緣柵場(chǎng)效應(yīng)晶體管的高集成電路半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括具有大量絕緣柵場(chǎng)效應(yīng)晶體管的高密度集成電路的半導(dǎo)體器件，特別涉及一種目的在于晶體管的高密度集成，同時(shí)減小影響晶體管性能的接觸電阻效應(yīng)的半導(dǎo)體器件。
由于半導(dǎo)體元件的減小，集成密度提高，所以例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的存儲(chǔ)容量已比三年前增加了四倍。無需說，存儲(chǔ)信息的存儲(chǔ)單元的面積已經(jīng)因元件尺寸的減小而減小。通過減小用于寫入和讀取存儲(chǔ)在存儲(chǔ)單元中的信息的外圍電路的元件尺寸，已經(jīng)提高了上述集成度。
DRAM的重要外圍電路之一是讀出放大器。圖1展示一種典型讀出放大器的電路圖，這是一個(gè)曲折位線結(jié)構(gòu)的共享讀出放大器。讀出放大器包括一對(duì)位線BLa和BLb，它們延伸到讀出放大器兩側(cè)的存儲(chǔ)單元陣列區(qū)251a和251b。各位線BLa和BLb通過用作開關(guān)的晶體管分別與輸入/輸出線I/Oa和I/Ob相連。
另外提供用于選擇一個(gè)單元陣列存儲(chǔ)區(qū)的轉(zhuǎn)移柵TG、與位線均壓電路相連的PDL和HVCD及放大電路254。放大電路254中，由彼此交叉的N溝道晶體管252a、252b和P溝道晶體管253a、253b構(gòu)成的兩個(gè)CMOS反相器的輸入和輸出與位線BLa和BLb連接。由N溝道晶體管構(gòu)成的觸發(fā)器與讀出放大器驅(qū)動(dòng)線SAN連接，而由P溝道晶體管構(gòu)成的觸發(fā)器與讀出放大器驅(qū)動(dòng)線SAP連接。
讀出放大器需要有檢測(cè)通過存儲(chǔ)在存儲(chǔ)單元中的電荷讀取到一個(gè)位線的小電位差的功能。實(shí)現(xiàn)高性能讀出放大器的關(guān)鍵在于位線對(duì)BLa和BLb的位線電容、與位線連接的元件的性能及布線和接觸的電阻相等。其中，重要的是構(gòu)成放大電路254的晶體管對(duì)的性能彼此均衡。
因此，要求構(gòu)成一對(duì)位線和與位線連接的元件的構(gòu)成圖形的形狀和布局相同。圖2展示了典型放大電路254的布局圖形。由于讀出放大器的設(shè)置取決于存儲(chǔ)單元陣列，展示四個(gè)放大器的圖形以便于說明布局圖形。示于圖2的放大電路是共享讀出放大器結(jié)構(gòu)。放大電路254的圖形寬度是存儲(chǔ)單元圖形寬度的兩倍，即，放大電路254的位線間距是存儲(chǔ)單元位線間距的兩倍。
以下將詳細(xì)說明放大電路的結(jié)構(gòu)。關(guān)于每個(gè)圖形的尺寸，以最小設(shè)計(jì)尺寸為0.25微米的第一代256DRAM的尺寸為例。一般情況下，外圍電路區(qū)的設(shè)計(jì)尺寸設(shè)定為大于存儲(chǔ)單元陣列區(qū)所用的最小設(shè)計(jì)尺寸的值。存儲(chǔ)單元的位線間距為0.6微米。讀出放大器區(qū)位線的間距為1.2微米，一個(gè)放大電路的寬度為2.4微米。
如圖3所示，在P型硅襯底203表面上的N溝道晶體管區(qū)201上形成P阱204，并在P溝道晶體管區(qū)202形成N阱205。兩個(gè)區(qū)204和205被普通選擇氧化法形成的場(chǎng)氧化膜206隔開。
在除場(chǎng)氧化膜206區(qū)外的晶體管形成區(qū)中形成柵氧化膜207。在柵氧化膜207和場(chǎng)氧化膜206表面上所希望的區(qū)域形成N柵電極208和P柵電極209，用作N溝道和P溝道晶體管的柵電極，每個(gè)寬為0.7微米，由N型多晶硅層構(gòu)成。
在除形成場(chǎng)氧化膜206和N柵電極208的區(qū)域之外的P阱204表面上，形成N型擴(kuò)散層210，其用作N溝道晶體管的源漏。在除形成場(chǎng)氧化膜206和P柵電極209的區(qū)域之外的N阱205表面上，形成P型擴(kuò)散層211，其用作P溝道晶體管的源漏。
在層間絕緣膜219所希望的區(qū)域中，形成直徑為0.4微米的N漏接觸212，與用作N溝道晶體管的漏的N型擴(kuò)散層210和位線216連接；形成直徑為0.4微米的N柵接觸214，與用作N柵電極208和位線216連接；形成直徑為0.4微米的P漏接觸213，與P溝道晶體管的漏的P型擴(kuò)散層211和位線216連接；形成直徑為0.4微米的P柵接觸215，與P柵電極209和位線216連接。
上述情況下，N漏接觸212、N柵接觸214、P漏接觸213和P柵接觸215皆由被阻擋金屬掩埋的接觸塞構(gòu)成，阻擋金屬由TiN/Ti和鎢構(gòu)成。在層間絕緣層219所希望的區(qū)域中，形成公用于兩個(gè)N溝道晶體管的直徑為0.4微米的N源接觸212，該接觸與用作兩個(gè)N溝道晶體管的公共源的N型擴(kuò)散層210和SAN布線220連接；形成公用于兩個(gè)P溝道晶體管的直徑為0.4微米的P源接觸218，該接觸與用作兩個(gè)P溝道晶體管的公共源的P型擴(kuò)散層211和SAP布線221連接。N源接觸217和P源接觸218皆由被阻擋金屬掩埋的接觸塞構(gòu)成，阻擋金屬由TiN/Ti和鎢構(gòu)成。
通過根據(jù)比例規(guī)則(scaling rule)減小元件的尺寸，提高了半導(dǎo)體器件的集成度。為了解釋在減上元件尺寸時(shí)引起麻煩的寄生電阻效應(yīng)，在圖4中示出了晶體管的電流路徑上構(gòu)成晶體管和電阻的部件。根據(jù)比例規(guī)則，在電壓降正比于元件尺寸減小的恒定電場(chǎng)中，晶體管的溝道電阻Rch保持不變。另一方面，在尺寸減小時(shí)例如接觸或布線等的寄生部件的電阻增大。例如，與布線和擴(kuò)散層有關(guān)的布線電阻(Rws，Rwd)、接觸塞電阻(Rps，Rpd)及擴(kuò)散層電阻(Rds，Rdd)隨著按比例縮小反而增大。接觸塞和擴(kuò)散層間的接觸電阻(Rcs，Rcd)與接觸面積成反比地增大，它們按接觸直徑的負(fù)二次方增大。
在元件的直徑較大時(shí)(例如大于1微米時(shí))，由于上述寄生電阻的阻值與溝道電阻相比足夠小，所以幾乎對(duì)晶體管的電流驅(qū)動(dòng)能力沒有影響。然而元件尺寸減小到0.5微米以下時(shí)，寄生電阻，特別是與溝道電阻相比的接觸電阻增大到不可忽略的值。
作為例子圖5示出了由連接N型擴(kuò)散層和鋁電極的TiN/Ti阻擋金屬和鎢掩埋的接觸直徑與接觸電阻間的關(guān)系。在接觸直徑達(dá)到0.4微米時(shí)，接觸電阻增大到幾十歐姆，除此之外，表示偏差程度的標(biāo)準(zhǔn)偏差增大。接觸直徑的減小導(dǎo)致的接觸電阻增大和偏差使得漏電流減小，且其標(biāo)準(zhǔn)偏差增大，如圖6所示，即，影響了晶體管的電流驅(qū)動(dòng)能力。除此之外，電流驅(qū)動(dòng)能力的降低量大于根據(jù)接觸電阻預(yù)計(jì)的值。
在電流Id流過N溝道晶體管時(shí)，例如，由于寄生電阻造成的I·R降(主要是接觸電阻Rcs，Rcd)，晶體管的源和漏上的電壓由于外部提供的電壓的緣故發(fā)生變化。在N溝道晶體管的情況下，其中提供給外部源極、漏極、柵極和襯底的電壓分別記作Vs，Vd，Vg和Vb(Vd＞Vs)，N型晶體管的源電位和漏電位為Vs+Id·Rcs和Vd-Id·Rcd
一般情況下，在正常穩(wěn)態(tài)的晶體管工作范圍內(nèi)，電流不通過柵極和襯底。因此，晶體管的Vg和Vb相同。然而，由于對(duì)晶體管的特性有很大影響的柵極電位和襯底電位是相對(duì)用作標(biāo)準(zhǔn)電位的源極電位而言的電位，所以實(shí)際柵極電位和襯底電位由以下公式表示Vgs＝Vg-(Vs+Id·Rcs)；及Vbs＝Vb-(Vs+Id·Rcs)這意味著柵電位和襯底電位減小。因此，通過晶體管的漏電流會(huì)因標(biāo)準(zhǔn)源電位及寄生接觸電阻的變化而減小。
即，要解決的第一個(gè)問題是，0.5微米以下尺寸晶體管的電流驅(qū)動(dòng)能力問題，源側(cè)寄生源接觸電阻和其偏差的增大會(huì)引起晶體管電流驅(qū)動(dòng)能力下降和晶體管特性偏差增大。
要解決的第二個(gè)問題是，由于接觸電阻偏差的改變導(dǎo)致晶體管特性不均衡，使得觸發(fā)電路的性能退化和集成電路的可靠性下降。
本發(fā)明的目的是提供一種包括具有大量絕緣柵場(chǎng)效應(yīng)晶體管的高密度集成電路的半導(dǎo)體器件，提高了小尺寸晶體管的性能，且提高了性能均勻性。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的半導(dǎo)體器件是一種包括具有大量絕緣柵場(chǎng)效應(yīng)晶體管的高密度集成電路的半導(dǎo)體器件，其中源接觸電阻小于漏接觸電阻。
上述絕緣柵場(chǎng)效應(yīng)晶體管用于構(gòu)成觸發(fā)電路中的成對(duì)晶體管。
每個(gè)上述絕緣柵場(chǎng)效應(yīng)晶體管的源直徑大于漏接觸的直徑。
每個(gè)上述絕緣柵場(chǎng)效應(yīng)晶體管具有只在其用作源的擴(kuò)散層上形成的硅化物層，而硅化物層不形成在用作漏的擴(kuò)散層上。
上述絕緣柵場(chǎng)效應(yīng)晶體管中，連接源接觸塞和擴(kuò)散層的材料與連接漏接觸塞和擴(kuò)散層的材料不同。
根據(jù)本發(fā)明的半導(dǎo)體器件，晶體管的源接觸電阻小于漏接觸電阻。因此，可以提高晶體管的電流驅(qū)動(dòng)能力和晶體管特性的均勻性，同時(shí)可以實(shí)現(xiàn)高密度集成電路。所以可以使利用觸發(fā)放大電路的集成電路的工作穩(wěn)定。
從下面根據(jù)附圖的說明，可以清楚本發(fā)明的上述和其它目的、特點(diǎn)及優(yōu)點(diǎn)，各附圖展示了本發(fā)明的優(yōu)選實(shí)施例的實(shí)施。
圖1是作為現(xiàn)有技術(shù)半導(dǎo)體器件應(yīng)用實(shí)例的DRAM讀出放大器的電路圖(可應(yīng)于本發(fā)明)。
圖2是展示現(xiàn)有技術(shù)的半導(dǎo)體器件的放大電路構(gòu)成的平面圖。
圖3是展示現(xiàn)有技術(shù)的半導(dǎo)體器件的晶體管區(qū)的構(gòu)成的剖面圖。
圖4是展示晶體管電流路徑上存在的構(gòu)成常規(guī)晶體管和電阻的部件的示圖(可應(yīng)用于本發(fā)明)。
圖5是展示接觸電阻相對(duì)于接觸直徑的變化和其標(biāo)準(zhǔn)偏差的變化的示圖(可應(yīng)用于本發(fā)明)。
圖6是展示漏電流相對(duì)于接觸直徑的變化和其標(biāo)準(zhǔn)偏差的變化的示圖(可應(yīng)用于本發(fā)明)。
圖7是展示本發(fā)明半導(dǎo)體器件的實(shí)施例1的放大電路的構(gòu)成的平面圖。
圖8是沿圖7中的線A-A取的剖面圖。
圖9是展示本發(fā)明實(shí)施例2的平面圖。
圖10是沿圖9中的線A-A取的剖面圖。
圖11是展示本發(fā)明實(shí)施例3的平面圖。
圖12是沿圖11中的線A-A取的剖面圖。
下面參照附圖詳細(xì)說明本發(fā)明的優(yōu)選實(shí)施例。(實(shí)施例1)圖7是展示構(gòu)成本發(fā)明實(shí)施例1半導(dǎo)體器件的放大電路的平面圖。圖8是沿圖7中的線A-A取的剖面圖。這里，本發(fā)明實(shí)施例1應(yīng)用于設(shè)計(jì)規(guī)則為0.25微米的256M位DRAM。
參見圖7和圖8，存儲(chǔ)單元中位線116的間距為0.6微米。讀出放大器中位線116的間距為1.2微米。在P型硅襯底103的表面上，在N溝道晶體管區(qū)101中，形成P阱104，在P溝道晶體管區(qū)102中，形成N阱105。兩區(qū)104和105由普通選擇氧化法形成的場(chǎng)氧化膜隔開。
在除場(chǎng)氧化膜106區(qū)域之外的構(gòu)成晶體管的區(qū)域上形成柵氧化膜107。在柵氧化膜107和場(chǎng)氧化膜106表面的所要求區(qū)域上，形成N柵電極108和P柵電極109，它們的寬度為0.7微米，由N型多晶硅層形成，分別用作N溝道晶體管和P溝道晶體管的柵電極。
在除形成場(chǎng)氧化膜106和N柵電極108的區(qū)域之外的P阱104的表面上，形成N型擴(kuò)散層110，在除形成場(chǎng)氧化膜106和P柵電極109的區(qū)域之外的N阱105的表面上，形成P型擴(kuò)散層111。
在層間絕緣膜119的所要求區(qū)域中，形成直徑為0.4微米的N漏接觸112，與用作N溝道晶體管的漏的N型擴(kuò)散層110和位線116連接；形成直徑為0.4微米的N柵接觸114，與N柵電極108和位線116連接；形成直徑為0.4微米的P漏接觸113，與P型擴(kuò)散層111和位線116連接；形成直徑為0.4微米的P柵接觸115，與P柵電極109和位線116連接。這里，N漏接觸112、N柵接觸114、P漏接觸113和P柵接觸115皆由被阻擋金屬掩埋的接觸塞構(gòu)成，阻擋金屬由TiN/Ti和鎢構(gòu)成。
在層間絕緣膜119的所要求區(qū)域中，形成公用于兩個(gè)N溝道晶體管的直徑為0.6微米的N源接觸117，該接觸與用作兩個(gè)N溝道晶體管的公共源的N型擴(kuò)散層110和SAN布線120連接；形成公用于兩個(gè)P溝道晶體管的直徑為0.6微米的P源接觸118，該接觸與用作兩個(gè)P溝道晶體管的公共源的P型擴(kuò)散層111和SAP布線121連接。N源接觸117和P源接觸118皆由被阻擋金屬掩埋的接觸塞構(gòu)成，阻擋金屬由TiN/Ti和鎢構(gòu)成。
本發(fā)明實(shí)施例1與現(xiàn)有技術(shù)的區(qū)別在于，N源接觸117和P源接觸118的接觸直徑從0.4微米變到0.6微米，增大了0.2微米。即，N源接觸電阻從約60歐姆減小到約6歐姆，如圖5所示，P源接觸也極大減小。
為了使N源和P源接觸117和118的接觸直徑增大0.2微米，需要使與N源接觸117連接的N型擴(kuò)散層110的寬度增大0.2微米。由于與N源接觸117連接的N型擴(kuò)散層110公用于兩個(gè)N溝道晶體管，所以，除非形成放大電路圖形的圖形寬度不改變，形成放大電路的元件的區(qū)要增大0.2微米，隔離元件的場(chǎng)氧化膜106要減小0.2微米。在P溝道晶體管區(qū)102，同樣，隔離元件的場(chǎng)氧化膜106的寬度要減小0.2微米。
按圖2所示的現(xiàn)有技術(shù)實(shí)例，隔離元件的場(chǎng)氧化膜106的寬度為1.0微米。另一方面，實(shí)施例1中，它減小到0.8微米。不必改變生產(chǎn)工藝便可以形成隔離元件的寬0.8微米的膜，通過改變掩模圖形容易實(shí)現(xiàn)。
為了將N漏接觸112和P漏接觸113的接觸直徑從0.4微米增大到0.6微米，以便減小漏側(cè)上的接觸電阻，必須將隔離元件的場(chǎng)氧化膜106寬度減小到0.4微米。通過利用普通選擇氧化法形成的寬0.4微米的元件隔離場(chǎng)氧化膜106的元件隔離方法，很難在P溝道晶體管區(qū)102上達(dá)到上述目的。因此，需要生產(chǎn)工藝改變相當(dāng)大，例如引入新的元件隔離法，只是改變掩模圖形無法實(shí)現(xiàn)。(實(shí)施例2)下面將參照


實(shí)施例2。
圖9是構(gòu)成根據(jù)本發(fā)明實(shí)施例2半導(dǎo)體器件的放大電路的平面圖。圖10是沿圖9中的線A-A取的剖面圖。本發(fā)明的實(shí)施例2也可以應(yīng)用于設(shè)計(jì)規(guī)則為0.25微米的256M位DRAM。
參見圖9和10，存儲(chǔ)單元中位線116的間距為0.6微米。讀出放大器中位線116的間距為1.2微米。在P型硅襯底103的表面上，在N溝道晶體管區(qū)101中，形成P阱104，在P溝道晶體管區(qū)中，形成N阱105。兩區(qū)104和105由普通選擇氧化法形成的場(chǎng)氧化膜106隔開。
在除場(chǎng)氧化膜106區(qū)之外的構(gòu)成晶體管的區(qū)上形成柵氧化膜107。在柵氧化膜107和場(chǎng)氧化膜106表面的要求區(qū)域上，形成N柵電極108和P柵電極109，它們的寬度為0.7微米，由N型多晶硅層形成，分別用作N溝道晶體管和P溝道晶體管的柵電極。
在N柵電極108和P柵電極109的上部，形成由氧化硅膜構(gòu)成的第一輔助絕緣膜123。在除形成場(chǎng)氧化膜106和N柵電極108的區(qū)域之外的P阱104的表面上，形成N型擴(kuò)散層110，在除形成場(chǎng)氧化膜106和P柵電極109的區(qū)域之外的N阱105的表面上，形成P型擴(kuò)散層111。
至少形成其上將形成N漏接觸112的N型擴(kuò)散層110、其上將形成P漏接觸113的P型擴(kuò)散層111和由氧化硅膜構(gòu)成的第二輔助絕緣膜124，第二輔助絕緣膜124覆蓋N柵電極108和P柵電極109的側(cè)面。在其上將形成N源接觸的N型擴(kuò)散層110的表面上，和其上將形成P源接觸的P型擴(kuò)散層111的表面上，在由場(chǎng)氧化膜106確定的區(qū)域中，及形成于N柵電極108的側(cè)面上和P柵電極109的的側(cè)面上的第二輔助絕緣膜中，形成由TiSi2制成的硅化物層122。
在層間絕緣膜119、第一輔助絕緣膜123和第二輔助絕緣膜124的要求區(qū)域中，形成直徑為0.4微米的N漏接觸112，與用作N溝道晶體管的漏的N型擴(kuò)散層110和位線116連接；形成直徑為0.4微米的N柵接觸114，與N柵電極108和位線116連接；形成直徑為0.4微米的P漏接觸113，與用作P溝道晶體管的漏的P型擴(kuò)散層111和位線116連接；形成直徑為0.4微米的P柵接觸115，與P柵電極109和位線116連接。這里，N漏接觸112、N柵接觸114、P漏接觸113和P柵接觸115皆由被阻擋金屬掩埋的接觸塞構(gòu)成，阻擋金屬由TiN/Ti和鎢構(gòu)成。
在層間絕緣膜119的要求區(qū)域中，形成公用于兩個(gè)N溝道晶體管的直徑為0.4微米的N源接觸117，該接觸與用作兩個(gè)N溝道晶體管的公共源的N型擴(kuò)散層110和SAN布線120連接；形成公用于兩個(gè)P溝道晶體管的直徑為0.4微米的P源接觸118，該接觸與用作兩個(gè)P溝道晶體管的公共源的P型擴(kuò)散層111和SAP布線121連接。N源接觸117和P源接觸118皆由被阻擋金屬掩埋的接觸塞構(gòu)成，阻擋金屬由TiN/Ti和鎢構(gòu)成。
本發(fā)明實(shí)施例2與現(xiàn)有技術(shù)的區(qū)別在于，只在形成形成源接觸的區(qū)域上形成有硅化物層122。硅化物層122的作用是減小擴(kuò)散層和接觸塞間接觸電阻。由于硅化物層122甚至在接觸直徑小到0.4微米時(shí)也形成在擴(kuò)散層的整個(gè)表面上，所以接觸面積實(shí)際增大，接觸電阻減小。
可以在形成漏接觸的擴(kuò)散層上形成硅化物層。這種情況下，為了防止擴(kuò)散層和阱間結(jié)漏電流增大，需要使形成硅化物層的擴(kuò)散層區(qū)的深度大不形成硅化層情況下的區(qū)域。
由于漏上加高電壓，所以在漏結(jié)制作得較深時(shí)，由于晶體管的短溝道效應(yīng)，閾值電壓顯著下降。
為了抑制這種下降，柵電極的寬度必須增大，這會(huì)導(dǎo)致另一問題，即晶體管的電流驅(qū)動(dòng)能力退化。
盡管根據(jù)本發(fā)明形成硅化物層122比現(xiàn)有技術(shù)需要更多的生產(chǎn)步驟，但不必增大源接觸有直徑。因此，這是一種減小高密度集成電路中元件的有效方法。(實(shí)施例3)下面參照

本發(fā)明的實(shí)施例3。
圖11是展示構(gòu)成本發(fā)明實(shí)施3半導(dǎo)體器件的放大電路的平面圖。圖12是沿圖11中的線A-A取的剖面圖。這里，實(shí)施例3可以應(yīng)用于設(shè)計(jì)規(guī)則為0.25微米的256M位DRAM，其中存儲(chǔ)單元的電容形成于位線的上部。
參見圖11和12，存儲(chǔ)單元中位線116的間距為0.6微米。讀出放大器中位線116的間距為1.2微米。在P型硅襯底103的表面上，在N溝道晶體管區(qū)101中，形成P阱104，在P溝道晶體管區(qū)中，形成N阱105。兩區(qū)104和105由普通選擇氧化法形成的場(chǎng)氧化膜隔開。
在除場(chǎng)氧化膜106區(qū)之外的構(gòu)成晶體管的區(qū)上形成柵氧化膜107。在柵氧化膜107和場(chǎng)氧化膜106的要求區(qū)域上，形成N柵電極108和P柵電極109，它們的寬度為0.7微米，由N型多晶硅層形成，分別用作N溝道晶體管和P溝道晶體管的柵電極。
在除形成場(chǎng)氧化膜106和N柵電極108的區(qū)域之外的P阱104的表面上，形成N型擴(kuò)散層110，在除形成場(chǎng)氧化膜106和P柵電極109的區(qū)域之外的N阱105的表面上，形成P型擴(kuò)散層111。在層間絕緣膜119的要求區(qū)域中，形成直徑為0.4微米的N漏接觸112，與用作N溝道晶體管的漏的N型擴(kuò)散層110和位線116連接；形成直徑為0.4微米的N柵接觸114，與N柵電極108和位線116連接；形成直徑為0.4微米的P柵接觸115，與P柵電極109和位線116連接。這里，N漏接觸112、N柵接觸114、和P柵接觸115皆由掩埋N型多晶硅的接觸塞構(gòu)成，位線116由硅化鎢層構(gòu)成。
在層間絕緣膜119的要求區(qū)域中，形成直徑為0.4微米的P漏接觸113，與用作漏的P型擴(kuò)散層111和接觸布線126連接；形成直徑為0.4微米的布線連接接觸128，與位線和連接布線126連接；形成兩N溝道晶體管公用的0.6微米的N源接觸112，連接用作兩N溝道晶體管的公共源的N型擴(kuò)散層110和SAN布線120；形成公用于兩個(gè)P溝道晶體管的直徑為0.6微米的P源接觸118，該接觸與用作兩個(gè)P溝道晶體管的公共源的P型擴(kuò)散層111和SAP布線121連接。這里，P漏接觸113、布線連接接觸125、N源接觸117和P源接觸118皆被阻擋金屬層127掩埋，阻擋金屬由TiN/Ti和鎢塞構(gòu)成。
按本發(fā)明的第三個(gè)實(shí)施例，與實(shí)施例1的區(qū)別在于，使用了掩埋N漏接觸的N型多晶硅的多晶硅塞，N漏接觸連接由硅化鎢層構(gòu)成的位線116和N型擴(kuò)散層110。
由于N型多晶硅和N擴(kuò)散層實(shí)際上由同樣材料構(gòu)成，所以硅化鎢構(gòu)成的位線與N型多晶硅間的接觸電阻及多晶硅塞自身的電阻較高，而接觸電阻較低。因此，該實(shí)施例的間接優(yōu)點(diǎn)在于，實(shí)際上利用耐熱位線在位線上形成電容的存儲(chǔ)單元結(jié)構(gòu)使得存儲(chǔ)容量增大，盡管還有N漏接觸電阻高于N源接觸電阻的缺點(diǎn)。雖然漏接觸電阻增大，但由于引入了上述存儲(chǔ)單元結(jié)構(gòu)，源接觸電阻不增大。
在該實(shí)施例中，描述了一利DRAM讀出放大器的放大電路。該實(shí)施例不限于以上的描述，可以使用任何晶體管，例如SRAM存儲(chǔ)單元晶體管或邏輯器件的觸發(fā)器。
如上所述，根據(jù)本發(fā)明的半導(dǎo)體器件，由于可以減小源接觸電阻，且不妨礙集成度，所以可以提高晶體管電流驅(qū)動(dòng)能力及晶體管特性的均勻性。原因是，在電流通過晶體管的源極和漏極時(shí)，因寄生源接觸電阻引起的R·I降導(dǎo)致的晶體管內(nèi)源電位改變較小。
而且，由于因此可以提高晶體管電流驅(qū)動(dòng)能力和晶體管特性均勻，所以觸發(fā)器的放大電路的性能增強(qiáng)，提高了集成電路的穩(wěn)定性和可靠性。這是由于源接觸電阻減小，使得構(gòu)成觸發(fā)器的一對(duì)晶體管間的特性差異變小的緣故。
除此之外，根據(jù)本發(fā)明的實(shí)施例1，源接觸直徑增大，但不改變或附加半導(dǎo)體器件生產(chǎn)步驟，且不改變漏接觸的尺寸。因此，源接觸電阻可以減小，且不妨礙大規(guī)模高密度的集成度。這是由于可以增大源接觸尺寸設(shè)計(jì)部件圖形，且不會(huì)導(dǎo)致對(duì)例如元件隔了等其它部件的限制，也不增大集成電路的圖形面積的緣故。
另外，根據(jù)實(shí)施例2，可以減小源接觸電阻，而不做任何改變，例如增大部件圖形尺寸等。其原因是，通過只在將形成源接觸的擴(kuò)散層區(qū)形成硅化物層，實(shí)際接觸面積增加，但不增大源接觸直徑，另外，可抑制晶體管的短溝道效應(yīng)，由此消除了增加?xùn)砰L(zhǎng)度的需求。
根據(jù)本發(fā)明實(shí)施例3，在位線上形成電容的RAM源接觸電阻不增大。原因是，將位線和接觸塞所用耐熱材料用于漏接觸，而不用于源接觸。
然而，應(yīng)該理解，盡管以上描述了本發(fā)明的特性和優(yōu)點(diǎn)，但此公開只是說明性的，在不脫離附加權(quán)利要求書的范圍的情況下可以改變各部件設(shè)置。
權(quán)利要求
1.包括具有大量絕緣柵場(chǎng)效應(yīng)晶體管的高密度集成電路的半導(dǎo)體器件，其特征在于，每個(gè)所述絕緣柵場(chǎng)效應(yīng)晶體管的源接觸電阻小于每個(gè)所述絕緣柵場(chǎng)效應(yīng)晶體管的漏接觸電阻。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其特征在于，所述絕緣柵場(chǎng)效應(yīng)晶體管用于構(gòu)成觸發(fā)電路的成對(duì)晶體管。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其特征在于，每個(gè)所述絕緣柵場(chǎng)效應(yīng)晶體管的源接觸的直徑大于每個(gè)所述絕緣柵場(chǎng)效應(yīng)晶體管的漏接觸的直徑。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其特征在于，每個(gè)絕緣柵場(chǎng)效應(yīng)晶體管中，硅化物只形成于用作源的擴(kuò)散層上。
5.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其特征在于，每個(gè)絕緣柵場(chǎng)效應(yīng)晶體管中，連接源接觸塞和擴(kuò)散層的材料不同于連接漏接觸塞與擴(kuò)散層的材料。
全文摘要
本發(fā)明的目的是提供一種包括高密度集成電路的半導(dǎo)體器件,其中具有大量尺寸小且提高了性能的絕緣柵場(chǎng)效應(yīng)晶體管。通過使絕緣柵場(chǎng)效應(yīng)晶體管的源接觸直徑大于漏接觸直徑,將源接觸電阻設(shè)定在小于漏接觸電阻的值,從而提高了晶體管的電流驅(qū)動(dòng)能力,減小了驅(qū)動(dòng)能力的偏差。
文檔編號(hào)H01L27/085GK1195195SQ9810094
公開日1998年10月7日 申請(qǐng)日期1998年3月23日 優(yōu)先權(quán)日1997年3月31日
發(fā)明者笠井直記 申請(qǐng)人:日本電氣株式會(huì)社