專利名稱：梯形多晶硅插塞及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在半導(dǎo)體器件中制造梯形(TAPERED)接觸窗和插塞的方法及其制造的插塞。
半導(dǎo)體器件是在硅基底上形成高濃度P型(P+型)及高濃度N型(N+型)摻雜區(qū)，并利用這些P+型及N+型摻雜區(qū)作為器件的基本要素，將其以特定結(jié)構(gòu)連接成所要的電路。此電路穿過測試用的接觸墊及穿過鍵結(jié)到一包裝的晶片，可以和外界連接。因此，為了形成一半導(dǎo)體電路，至少必須對(duì)一層導(dǎo)電材料，例如金屬或者高摻雜濃度的多晶硅進(jìn)行沉積及構(gòu)圖的步驟，以在晶片的不同區(qū)域間形成接觸或內(nèi)連線。例如，在典型的半導(dǎo)體制造過程中，首先在晶片上覆蓋一絕緣層，接著在絕緣層上構(gòu)圖并蝕刻，形成接觸窗(開口)，然后沉積導(dǎo)電材料，并用以限定形成接觸插塞及內(nèi)連線的接點(diǎn)。
通常，與硅或者金屬硅化物的接觸(CONTACT)是在一絕緣層或稱一介電層內(nèi)，利用光刻及干蝕刻的技術(shù)形成的。其中，干蝕刻是各向異性的蝕刻，使得制造的接觸窗能具有較大的高寬尺寸比(ASPECT RATIO)以及相當(dāng)垂直的側(cè)壁。而接觸窗開口，則通常以導(dǎo)電材料，例如金屬或高摻雜濃度的多晶硅填入，形成與第一階金屬(FIRST LEVEL METAL)的垂直連接。用作接觸插塞的多晶硅如果用于接觸N型摻雜區(qū)則必須是N型；如果用于接觸P型摻雜區(qū)則必須是P型，藉此避免交互擴(kuò)散(INTER-DIFFUSION)以及雜質(zhì)補(bǔ)償(DOPANT COMPE SATION)效應(yīng)。多晶硅膜可以同時(shí)在沉積過程中摻雜，即同環(huán)境摻雜(IN-SITU DOPING)。即當(dāng)在600℃下以硅乙烷進(jìn)行低壓加熱分解工藝過程以沉積多晶硅膜時(shí)，同時(shí)在氣體混合物中加入砷、磷或硼乙烷。
多晶硅膜也可以在沉積過程后以離子植入過程或以擴(kuò)散過程進(jìn)行摻雜。多晶硅最常應(yīng)用在金屬氧化物半導(dǎo)體集成電路(MOS IC)中。例如高摻雜濃度的多晶硅沉積膜通常用做柵極(GATE)電極及MOS電路中的內(nèi)連線。并由于其對(duì)次級(jí)高溫過程具有極高的相容性，其理想的熱氧化物界面性質(zhì)，其比鋁柵極材料相對(duì)更好的穩(wěn)定性，其在沉積陡直形狀(STEEP TOPOGRAPHY)時(shí)的一致性(CONFORMIBILITY)，及其在覆蓋金屬上形成硅化物結(jié)構(gòu)的能力，均使多晶硅膜具有廣泛的用途。
當(dāng)多晶硅用做接觸插塞時(shí)，通常都形成在介電層中，用以分隔其他插塞內(nèi)連線及電路。為了形成接觸插塞，接觸窗(開口)必須利用選擇性蝕刻(即暴露部分下一層的電路或內(nèi)連線)形成在介電層內(nèi)，在多晶硅沉積到接觸窗后，用以連接次一層內(nèi)連線與上一層內(nèi)連線，并在隨后沉積在中間介電層上端。形成接觸窗的蝕刻過程可以是濕式蝕刻或者干式蝕刻。濕式蝕刻過程是藉由將晶片沉浸在一種適當(dāng)?shù)奈g刻溶液中或藉由將該溶液噴灑在晶片上。當(dāng)濕式蝕刻時(shí)，蝕刻操作本質(zhì)上是各向同性的，所以該材料兼具有水平方向及垂直方向蝕刻。并且，濕式蝕刻中的水平蝕刻常會(huì)在掩模下產(chǎn)生大部分制造過程中不想要的底切(UNDERCUTTING)。相反，干蝕刻過程則是各向異性的，所以可以在接觸窗內(nèi)產(chǎn)生垂直的側(cè)壁，即該開口的頂端和底端是差不多等寬的。由于干式蝕刻不會(huì)產(chǎn)生底切(UNDERCUTTING)以及干式蝕刻不會(huì)浪費(fèi)額外的水平面積用以做為接觸窗，現(xiàn)代次微米器件大都使用干式蝕刻技術(shù)。干式蝕刻另外還提供了減少化學(xué)危險(xiǎn)、減少工藝步驟、步驟容易自動(dòng)化完成、以及工具群集(TOOLCLUSTERING)的好處。目前最常使用的干式蝕刻技術(shù)有等離子蝕刻技術(shù)(PLASMA ETCHING TECHNIQUE)以及反應(yīng)離子蝕刻技術(shù)(REACTIVE ION ETCHING TECHNIQUE)。
雖然干式蝕刻技術(shù)在尺寸控制問題上獲得重大的改進(jìn)，也因此在VLSI及ULSI的制造方法中廣為使用，但它同時(shí)也具有一些缺點(diǎn)。其中一點(diǎn)就是有關(guān)于其蝕刻過程的各向異性，基本上垂直的側(cè)壁是在干式蝕刻過程中形成于接觸窗內(nèi)的，但接觸窗內(nèi)垂直的側(cè)壁卻加深了下一步驟(為了更上一層的內(nèi)連線層)的困難程度。這個(gè)問題在所需元件尺寸越小且所需高寬尺寸比(ASPECT RATIO)越高的情況下就越嚴(yán)重。例如，在導(dǎo)電材料的內(nèi)連線層要以傳統(tǒng)沉積方法沉積時(shí)，導(dǎo)電材料的微粒并不能和接觸窗的形狀一致，尤其是在有陡直的或者是尖銳的邊角的位置。因此，就可能會(huì)出現(xiàn)比所需的導(dǎo)電材料薄，或者無效的接觸插塞。
因此，有人試圖以不同的方法去解決如何填滿接觸窗這個(gè)問題。例如，美國專利第4,698,128號(hào)就揭露了一種改進(jìn)的干式蝕刻過程，其可以制造一梯形的接觸窗傾斜側(cè)壁。然而，這種過程需要一費(fèi)時(shí)的干式蝕刻循環(huán)，并且不太合適用于在厚介電層內(nèi)蝕刻介質(zhì)層孔洞。另外，美國專利第4,902,377號(hào)則試圖將干式蝕刻和濕式蝕刻的過程分開。在這種方法里，介質(zhì)層孔洞的上端先用濕式蝕刻各向同性地底切掩模層，以形成傾斜的側(cè)壁。然后，介質(zhì)層孔洞的底端再以干式蝕刻形成，該干式蝕刻包括各向同性的掩模腐蝕步驟以及各向異性的介電層蝕刻步驟中的一些替換步驟。然而這個(gè)制造過程很難實(shí)行，因?yàn)槠湫枰恍┘仍黾觿诹?，且浪費(fèi)時(shí)間的處理步驟。
為此，本發(fā)明的目的在于提供一種形成梯形接觸窗，或者一種梯形插塞，其藉由使用側(cè)間隙壁作為介電層各向異性蝕刻的掩模，并可以形成梯形的接觸窗以及梯形的接觸插塞。
因此，本發(fā)明的主要目的在于提供一種形成梯形多晶硅插塞的方法，其可以避免傳統(tǒng)插塞形成技術(shù)的缺點(diǎn)。
本發(fā)明的另一目的在于提供一種形成梯形多晶硅插塞的方法，其僅需要使用干式蝕刻技術(shù)以形成接觸窗。
本發(fā)明的又一目的在于提供一種形成梯形多晶硅插塞的方法，其先在接觸窗內(nèi)形成最少兩個(gè)多晶硅側(cè)間隙壁，并且各向異性地蝕刻介電層，這樣可以形成具有一傾斜開口的接觸窗。
本發(fā)明的又一目的在于提供一種形成梯形多晶硅插塞的方法，其藉著重覆地沉積，以及重覆地各向異性蝕刻掉多晶硅層以形成多晶硅側(cè)間隙壁，并以其作為接著要沉積的多晶硅插塞的一部分。
本發(fā)明的又一目的在于提供一種形成梯形多晶硅插塞的方法，其藉由先沉積和形成多晶硅側(cè)間隙壁，再使用該間隙壁作為掩摸，用以各向異性地蝕刻掉介電材料，以形成插塞。
本發(fā)明的又一目的在于提供一種梯形多晶硅插塞，其主要具有一插塞主體以及至少一個(gè)環(huán)繞在插塞主體旁邊或接近插塞的頂端的側(cè)間隙壁。
本發(fā)明的再一目的在于提供一種梯形多晶硅插塞，其形成于介電層，并包括一插塞主體，至少兩個(gè)環(huán)繞在插塞主體且臨接插塞的頂端的多晶硅側(cè)間隙壁，在該處，插塞以多晶硅材料摻雜形成。
根據(jù)本發(fā)明的一個(gè)優(yōu)選實(shí)施例，提出一種形成梯形接觸窗的方法，其包括以下步驟首先，提供一具有一介電層及其上端覆蓋有第一多晶硅層的半導(dǎo)體基底；其次，在第一多晶硅層蝕刻一接觸窗，使介電層暴露，并形成第一多晶硅側(cè)間隙壁；再其次，利用第一多晶硅側(cè)間隙壁作為掩摸，在不暴露基底的原則下蝕刻介電層至一深度；再其次，在接觸窗內(nèi)沉積第二多晶硅層，蝕刻第二多晶硅層使介電層暴露，并形成第二多晶硅側(cè)間隙壁，然后，利用第二多晶硅側(cè)間隙壁為掩摸，蝕刻并暴露介電層至基底。
根據(jù)本發(fā)明的另一優(yōu)選實(shí)施例，提出一種形成梯形插塞的方法，首先，提供一半導(dǎo)體基底，在基底上形成一氧化層，在氧化層上沉積第一多晶硅層，再沉積第一光致抗蝕劑層(photoresist layer)并對(duì)該層構(gòu)圖，其次，在第一多晶硅層內(nèi)各向異性地蝕刻一接觸窗，使接觸窗底端的氧化層的第一區(qū)域暴露，并且使第一多晶硅側(cè)間隙壁覆蓋接觸窗的側(cè)壁，另外，以第一多晶硅側(cè)間隙壁為掩模，將接觸窗底端、暴露的第一區(qū)域的氧化層各向異性地蝕刻一不超過氧化層厚度的深度。接著，在接觸窗上沉積第二多晶硅層，在第二多晶硅層上沉積第二光致抗蝕劑層，并限定該光致抗蝕劑層的圖案以及蝕刻第二多晶硅層以使接觸窗底端的氧化層的第二區(qū)域暴露，并且使第二多晶硅側(cè)間隙壁覆蓋接觸窗的側(cè)壁。在這里，氧化層暴露的第二區(qū)域面積要比第一區(qū)域面積小。各向異性地蝕刻該暴露的氧化層的第二區(qū)域，并以第二多晶硅側(cè)間隙壁為掩模，使下層的半導(dǎo)體基底暴露在外，這樣可以在接觸窗內(nèi)沉積多晶硅。
本發(fā)明還提供一種在介電層內(nèi)形成的梯形的接觸插塞，其包括一插塞主體，至少一個(gè)多晶硅側(cè)間隙壁，其環(huán)繞在插塞主體，位于或接近該主體的頂端。
為使本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下面特舉一優(yōu)選實(shí)施例，并配合附圖做詳細(xì)說明。附圖中
圖1為本發(fā)明的器件的一放大剖面圖，其在硅基底的頂端形成一氧化層，一多晶硅層，以及一經(jīng)構(gòu)圖的光致抗蝕劑層；圖2為本發(fā)明的器件的一放大剖面圖，其在硅基底的頂端形成一氧化層及一經(jīng)構(gòu)圖的多晶硅層；圖3為本發(fā)明的器件的一放大剖面圖，其在硅基底以及接觸窗的頂端形成一氧化層及一多晶硅層；圖4為本發(fā)明的器件的一放大剖面圖，其在接觸窗內(nèi)沉積第二多晶硅層；圖5為本發(fā)明的器件的一放大剖面圖，其各向異性地蝕刻第二多晶硅層以使得氧化物表面暴露；圖6為本發(fā)明的器件的一放大剖面圖，其各向異性地蝕刻氧化層；圖7為本發(fā)明的器件的一放大剖面圖，其在接觸窗內(nèi)沉積第三晶硅層；圖8為本發(fā)明的器件的一放大剖面圖，其各向異性地蝕刻第三多晶硅層以形成第二多晶硅側(cè)間隙壁；圖9為本發(fā)明的器件的一放大剖面圖，其各向異性地蝕刻氧化層以暴露硅基底；圖10為本發(fā)明的器件的一放大剖面圖，其在接觸窗內(nèi)沉積多晶硅；圖11為本發(fā)明的器件的一放大剖面圖，其在接觸窗內(nèi)形成多晶硅插塞。
請(qǐng)參照?qǐng)D1，其繪示一半導(dǎo)體器件10的放大剖面圖。器件10形成在一硅基底12上，而其上則形成一厚氧化層14，又稱介電層。其中氧化層14可以用一種硼磷硅玻璃(BPSG)材料或任何合適的材料沉積，而氧化層14的厚度約在3000埃到12000埃之間。
在氧化層14的上端，接著形成一第一多晶硅層16，用以在后續(xù)步驟中作為蝕刻氧化層14的掩模。理想的多晶硅層16的厚度是2000埃到3000埃之間。在多晶硅層16上端沉積并限定光致抗蝕劑層18的圖案，然后利用各向異性的干式蝕刻技術(shù)在多晶硅層16上端形成接觸窗22。其中，多晶硅層16的各向異性回蝕過程(ETCH BACK PROCESS)可以在蝕刻條件200～500mTorr時(shí)，利用蝕刻氣體(ETCHANT GAS)Cl2/HBr。如圖2所示。該各向異性的蝕刻過程在本發(fā)明中占著重要的地位，因?yàn)槠湓诮佑|窗22提供一垂直的側(cè)壁26，并且這個(gè)各向異性蝕刻過程不會(huì)在光致抗蝕劑掩模18的下端造成任何底切，也不會(huì)制造任何水平方向的蝕刻而浪費(fèi)晶片的面積。
本發(fā)明的下一個(gè)步驟，如圖3所示，利用多晶硅層16作為掩模，對(duì)氧化層14進(jìn)行各向異性蝕刻。這個(gè)蝕刻過程是利用時(shí)間模式，即以一適當(dāng)?shù)臅r(shí)間來控制蝕刻深度至氧化層約1500埃。當(dāng)該蝕刻過程是用離子反應(yīng)結(jié)構(gòu)時(shí)，可以用蝕刻氣體CF3H/CH4，在0～25℃下維持約半分鐘。要注意的是，這個(gè)時(shí)間模式的蝕刻操作是很重要的，因?yàn)槠淇梢蕴峁┮淮_切的蝕刻深度。由于要產(chǎn)生一接觸洞至少會(huì)有兩種以上各向異性蝕刻過程，氧化層在每一次蝕刻中要移去的厚度都必須小心地加以控制。
在接觸窗22中的第一氧化層被蝕刻掉之后，均勻地將第二多晶硅層沉積在元件10的上端，其也包括接觸窗22的部分。根據(jù)多晶硅在沉積時(shí)對(duì)陡直形狀的高度一致性，可以在元件10上均勻地沉積一厚約1000?！?000埃的多晶硅。請(qǐng)參考圖4。然后在多晶硅層28上進(jìn)行光掩模過程以及進(jìn)行另一次各向異性回蝕過程，把底層32蝕刻掉，只留下側(cè)間隙壁34覆蓋氧化層側(cè)壁26，如圖5所示。這里要注意的是，新沉積的第二多晶硅層28及第一多晶硅層16現(xiàn)在在圖中表示成一單獨(dú)的多晶硅層28。在接觸窗22底端的第一氧化區(qū)域38在這個(gè)多晶硅層28被各向異性回蝕的過程后將會(huì)暴露在外。
接下來，請(qǐng)參考圖6，在氧化層14上進(jìn)行另一次蝕刻。在這個(gè)過程中，多晶硅側(cè)間隙壁34被用作掩模以形成一接觸洞，其具有較氧化區(qū)域24更小的氧化區(qū)域42。這個(gè)各向異性蝕刻過程中，使用一種類似在蝕刻第一氧化層時(shí)的反應(yīng)離子蝕刻技術(shù)，在時(shí)間模式下將一預(yù)定的氧化層深度蝕刻掉，即在圖6中表示的44。這里所需的時(shí)間大約是半分鐘。并將大約1500埃的氧化層厚度蝕刻掉。
接著，在器件10的上端沉積第三多晶硅層52，并填滿接觸窗22以及覆蓋暴露的氧化表面42，如圖7所示。這里，第三多晶硅層52的沉積過程和之前用在沉積第二多晶硅層28的步驟相仿。而其厚度則大約在1000?！?500埃之間。然后，沉積并限定一光致抗蝕劑層的圖案，并且各向異性地回蝕掉多晶硅層52的底層54，如圖8所示，在接觸窗22內(nèi)形成第二多晶硅側(cè)間隙壁58。新暴露的氧化區(qū)域62在各向異性回蝕掉多晶硅層52后形成。值得注意的是，在圖7中的多晶硅層52和28在圖8中被表示成一單獨(dú)的多晶硅層52。而新暴露的氧化區(qū)域面積又比先前的氧化區(qū)域42以及24的面積小，這使得氧化層14中的接觸洞面積越來越窄。
請(qǐng)參考圖9，其中利用第二多晶硅側(cè)間隙壁58作為掩模，在氧化層14上進(jìn)行一各向異性蝕刻過程。由此，形成新接觸窗區(qū)域面積66，其和圖8的標(biāo)號(hào)62表示的切面面積相同。新接觸洞66將其余的氧化層蝕刻掉，并暴露一基底面積62，這樣便完成接觸窗22的制作。本發(fā)明制作一梯形接觸窗的方法由上述說明及圖1～9可以得知。
本發(fā)明制作一梯形接觸窗的方法可以形成一比現(xiàn)有的光刻腐蝕方法具有更精細(xì)解析度的接觸窗。并且此方法可在形成一串多晶硅側(cè)間隙壁34及58之中完成。值得注意的是，在本優(yōu)選實(shí)施例中，我們只在接觸窗中形成兩次側(cè)間隙壁，不過，如果我們要形成一接觸窗其具有更小的尺寸，則只要在合理的范圍內(nèi)，也可以利用增加側(cè)間隙壁的數(shù)目來實(shí)現(xiàn)。例如，我們可以在將氧化層蝕刻到硅基底之前使用第三個(gè)或第四個(gè)多晶硅側(cè)間隙壁。其過程的改變也只需要在每一次形成多晶硅側(cè)間隙壁后，移去較薄的氧化層厚度。
本發(fā)明的另一優(yōu)選實(shí)施例則介紹在接觸窗22內(nèi)形成一接觸插塞，其示于圖10及圖11。在圖10中，在器件10的上端沉積一層均勻的多晶硅層72。為了增進(jìn)多晶硅的導(dǎo)電性，一般都摻雜高濃度的砷離子或磷離子。多晶硅層的摻雜過程可以在沉積過程的同環(huán)境下完成，也可以在離子注入多晶硅層后再形成。然后，多晶硅層72經(jīng)過光掩模過程及構(gòu)圖后，獲得接觸插塞76，如圖11所示。
雖然已結(jié)合優(yōu)選實(shí)施例公開了本發(fā)明，但其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作出一些更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)由后附的權(quán)利要求來限定。
權(quán)利要求
1．一種形成梯形接觸窗的方法，包括以下步驟(a)提供一半導(dǎo)體基底，該基底上形成有一介電層與一第一多晶硅層，且該第一多晶硅層位于該介電層之上；(b)在該第一多晶硅層內(nèi)蝕刻一接觸窗至暴露該介電層，以形成一第一多晶硅側(cè)間隙壁；(c)利用該第一多晶硅側(cè)間隙壁作為掩模，蝕刻該介電層至一預(yù)定深度，且不使該半導(dǎo)體基底暴露；(d)沉積一第二多晶硅層；(e)蝕刻該第二多晶硅層至暴露該介電層，以形成一第二多晶硅側(cè)間隙壁；以及(f)利用該第二多晶硅側(cè)間隙壁作為掩模，蝕刻該介電層以暴露該半導(dǎo)體基底。
2．如權(quán)利要求1所述的方法，其中對(duì)該第一、該第二多晶硅層及該介電層所使用的該蝕刻過程為各向異性蝕刻技術(shù)。
3．如權(quán)利要求1所述的方法，其還包括一沉積及蝕刻一第三多晶硅層及形成一第三多晶硅側(cè)間隙壁的步驟。
4．如權(quán)利要求3所述的方法，其還包括一沉積及蝕刻一第四多晶硅層及形成一第四多晶硅側(cè)間隙壁的步驟。
5．如權(quán)利要求1所述的方法，其中該半導(dǎo)體基底為一硅基底。
6．如權(quán)利要求1所述的方法，其中該介電層為一氧化層。
7．如權(quán)利要求1所述的方法，其還包括一在蝕刻該第一及該第二多晶硅層之前，沉積及限定一光致抗蝕劑層圖案的步驟。
8．如權(quán)利要求1所述的方法，其中該第一及該第二多晶硅側(cè)間隙壁基本上覆蓋該接觸窗側(cè)壁的介電材料。
9．如權(quán)利要求1所述的方法，其中還包括將多晶硅沉積于該接觸窗內(nèi)的最后步驟。
10．一種形成梯形接觸插塞的方法，包括以下步驟(a)提供一半導(dǎo)體基底；(b)在該半導(dǎo)體基底上形成一氧化層；(c)在該氧化層上沉積一第一多晶硅層；(d)在該第一多晶硅層上沉積一第一光致抗蝕劑層，并且限定該第一光致抗蝕劑層的圖案；(e)在該第一多晶硅層上各向異性地蝕刻一接觸窗，并且在該接觸窗的底端暴露該氧化層的第一區(qū)域，使一第一多晶硅側(cè)間隙壁基本上覆蓋該接觸窗的側(cè)壁；(f)使用第一多晶硅側(cè)間隙壁作為掩模，各向異性地蝕刻暴露在該接觸窗底端的該氧化層的第一區(qū)域，使其蝕刻至一不超過該氧化層總寬度的深度；(g)在該接觸窗內(nèi)沉積一第二多晶硅層；(h)在該第二多晶硅層上沉積一第二光致抗蝕劑層，并且限定該第二光致抗蝕劑層的圖案；(i)各向異性地蝕刻該第二多晶硅層，以暴露在該接觸窗底端的該氧化層的第二區(qū)域，并讓第二多晶硅側(cè)間隙壁基本上覆蓋該接觸窗側(cè)壁，暴露的該氧化層的第二區(qū)域面積較暴露的該氧化層的第一區(qū)域面積??；(j)利用該第二多晶硅側(cè)間隙壁作為掩模，各向異性蝕刻暴露的該氧化層的第二區(qū)域，以暴露底層的該半導(dǎo)體基底；(k)在該接觸窗內(nèi)沉積多晶硅。
11．如權(quán)利要求10所述的方法，其中該半導(dǎo)體基底為一硅基底。
12．如權(quán)利要求10所述的方法，其中沉積至該接觸窗的該多晶硅為一經(jīng)摻雜的多晶硅。
13．如權(quán)利要求10所述的方法，其還包括一沉積及蝕刻一第三多晶硅層以及形成一第三多晶硅側(cè)間隙壁的步驟。
14．如權(quán)利要求10所述的方法，其還包括一沉積及蝕刻一第四多晶硅層以及形成一第四多晶硅側(cè)間隙壁的步驟。
15．如權(quán)利要求10所述的方法，其還包括一在沉積該第二多晶硅層之前去除該第一光致抗蝕劑層，以及在接觸窗內(nèi)沉積該多晶硅之前去除該第二光致抗蝕劑層的步驟。
16．一種形成在介電層的梯形多晶硅接觸插塞，其包括一插塞主體及至少一個(gè)多晶硅側(cè)間隙壁，這些側(cè)間隙壁環(huán)繞在該插塞主體的頂端或接近頂端。
17．如權(quán)利要求16所述的梯形多晶硅接觸插塞，其至少包括兩個(gè)多晶硅側(cè)間隙壁，環(huán)繞在該插塞主體的頂端或接近頂端。
18．如權(quán)利要求16所述的梯形多晶硅接觸插塞，其中該插塞主體是一經(jīng)摻雜的多晶硅。
19．如權(quán)利要求16所述的梯形多晶硅接觸插塞，其中該介電層是沉積于一半導(dǎo)體上的氧化層。
20．如權(quán)利要求16所述的梯形多晶硅接觸插塞，其中該介質(zhì)層是沉積在一硅基底上的氧化層。
全文摘要
一種形成更小尺寸梯形多晶硅接觸插塞的方法,其利用最少一個(gè)多晶硅側(cè)間隙壁作掩模,各向異性地蝕刻氧化層,以形成一用來沉積高摻雜濃度多晶硅的接觸窗,其中沉積的高摻雜濃度的多晶硅用以形成接觸插塞。根據(jù)本發(fā)明,可形成梯形的接觸插塞,其工藝步驟簡單,可適合于更小尺寸的接觸插塞結(jié)構(gòu)。
文檔編號(hào)H01L21/70GK1218985SQ97122618
公開日1999年6月9日 申請(qǐng)日期1997年12月2日 優(yōu)先權(quán)日1997年12月2日
發(fā)明者吳國彰 申請(qǐng)人:世界先進(jìn)積體電路股份有限公司