專利名稱：半導體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置及其制造方法，更詳細地說，涉及具有多個晶體管、多個負載元件或電容元件的半導體裝置及其制造方法。
作為現(xiàn)有的半導體裝置，以靜態(tài)型隨機存取存儲器(以下簡稱為SRAM)為例進行說明?，F(xiàn)有的觸發(fā)器型的SRAM存儲單元，例如象在特公平7-112014號公報或IEDM’88中所登載的論文“一個25平方微米的、具有良好的抗軟錯誤(soft error)的性能的、新的多晶硅PMOS負載(PPL)SRAM單元”(T.Yamanaka，T.Hashimoto等)中所述的那樣，由2個負載元件和4個N溝道MOS晶體管構(gòu)成。
即，如圖75的等效電路所示，1對驅(qū)動MOS晶體管T1、T2的各個漏極D連接到另一個MOS晶體管的柵電極G上，在各個漏極D上連接負載元件，例如由高阻多晶硅構(gòu)成的負載電阻R1、R2，MOS晶體管T1、T2的源極S固定于預定的電位，例如接地電位，在負載電阻R1、R2的另一端加上電源電壓Vcc，將微小的電流供給由MOS晶體管T1、T2、負載電阻R1、R2構(gòu)成的觸發(fā)電路。再有，在該觸發(fā)電路的存儲節(jié)點N1、N2上連接存取MOS晶體管T3、T4。通過以上4個MOS晶體管T1～T4和2個負載元件R1、R2構(gòu)成1位的單元。此外，10a表示字線，50a、50b表示位線。圖中其他的符號是下面在結(jié)構(gòu)和制造方法中將說明的符號，用來表示電路與結(jié)構(gòu)的對應(yīng)關(guān)系。
圖76表示使用薄膜晶體管(TFT薄膜晶體管，以下根據(jù)需要簡稱為TFT)作為負載元件時的SRAM的觸發(fā)電路的等效電路。因此，一般使用高阻多晶硅或薄膜晶體管作為負載元件。
其次，使用圖77～圖81和圖82～圖86更詳細地說明現(xiàn)有技術(shù)。圖77～圖81是用于說明圖75中示出的現(xiàn)有的高阻負載型的SRAM的1位部分的結(jié)構(gòu)和制造方法的圖，圖77～圖80是示出每1層和每1工序的1位部分的平面布局圖，圖81是圖77～圖80的Y1-Y2線的剖面圖。
圖77是包含第一層導電膜，即柵電極的存取MOS晶體管和驅(qū)動MOS晶體管的平面布局圖，圖78是包含在多晶硅的一部分上形成的高阻多晶硅的第二層導電膜的的平面布局圖，圖79是第三層導電膜的平面布局圖，圖80是第四層導電膜，即鋁布線的平面布局圖。
在圖77中，第一層導電膜，即字線10a成為存取MOS晶體管T3、T4的共用柵。存取MOS晶體管T3、T4的漏極擴散層6a、6b，如圖79和圖81所示，通過連接孔21a、21b連接到第三層導電膜30a、30b，再有，如圖80和圖81所示，通過連接孔42a、42b連接到第四層導電膜，即鋁布線等的位線50a、50b。
再者，在存取MOS晶體管T3、T4的源極6c、6d上分別通過連接孔5a、5c直接連接到驅(qū)動MOS晶體管T2、T1的柵電極10b、10c上。此外，驅(qū)動MOS晶體管T1、T2的各個源極，如圖79所示，通過21c、21d用第三層導電膜30c來連接。第三層導電膜30c將接地電位Vss供給存儲器內(nèi)的所有驅(qū)動MOS晶體管的源極。
存取MOS晶體管T3、T4的源極擴散層6c、6d，如圖78所示，通過連接孔12a、12b連接到低電阻多晶硅20a、20b，再通向高阻部分20R1、20R2。此外，如圖78所示，第二層導電膜20c是向存儲器內(nèi)加電源電壓Vcc的供給線，將電源電壓供給高阻元件R1、R2。
其次，圖82～圖86是用于說明圖76中示出的現(xiàn)有的TFT負載型SRAM的1位部分的結(jié)構(gòu)和制造方法的圖，圖82～圖85是表示每1層或每1個工序的1位部分的平面布局圖，圖86是圖82～圖85的Y1-Y2線的剖面圖。
圖82是包含第一層導電膜，即柵電極的存取MOS晶體管和驅(qū)動MOS晶體管的平面布局圖，圖83第二層導電膜，即TFT的下部柵電極的平面布局圖，圖84是第三層導電膜，即TFT的溝道層的平面布局圖，圖85是第五層導電膜，即鋁布線的平面布局圖。
在圖82中，字線10a是存取MOS晶體管T3、T4的共用柵。MOS晶體管T4的漏極擴散層6b，如圖86和圖85所示，通過連接孔32b連接到第四層導電膜40b，再通過連接孔41b連接到第五層導電膜，即鋁布線等的位線50a、50b。同樣，MOS晶體管T3的漏極擴散層6a，通過連接孔32a連接到第四層導電膜40a，再通過連接孔41a連接到第五層導電膜，即鋁布線等的位線50a、50b。
再有，MOS晶體管T3、T4的源極6c、6d，如圖82和圖86所示，分別通過5a、5c直接連接到驅(qū)動MOS晶體管T2、T1的柵電極10b、10c。此外，驅(qū)動MOS晶體管T1、T2的源極，如圖82所示，在擴散區(qū)中互相連接。第一層導電膜10d將接地電位Vss供給存儲器內(nèi)的所有驅(qū)動MOS晶體管的源極。
成為負載元件的TFTT5、T6由下述部分構(gòu)成如圖83和圖86所示，用第二層導電膜，即多晶硅形成的下部柵電極20a、20b；如圖86所示，用第二層絕緣膜21形成的柵氧化膜；和如圖84和圖86所示，用第三層導電膜，即多晶硅形成的30a、30b形成的溝道。
如圖86和圖82～85所示，存取MOS晶體管T3、T4的源極擴散層，即節(jié)點N1、N2分別通過連接孔12a、21a，還通過連接孔12b、21b連接到第三層導電膜，即溝道層30a、30b。溝道層30a、30b的兩端成為低電阻多晶硅，另一端的低電阻多晶硅層成為電源電壓Vcc的供給線。
在上述的那種現(xiàn)有結(jié)構(gòu)的SRAM存儲單元中，存在下述問題。
在存儲單元上以層疊結(jié)構(gòu)形成用作負載元件的高阻多晶硅或TFT時，將其通過連接孔5a、5b直接連接到驅(qū)動MOS晶體管T1、T2的柵電極10b、10c。此時，在連接孔5a、5b與驅(qū)動MOS晶體管T1、T2的柵電極10b、10c之間，在驅(qū)動MOS晶體管T1、T2的柵電極10b、10c與連接孔12a、12b之間，此外在連接孔12a、12b與負載元件之間，分別產(chǎn)生由照相制版的掩模偏移或刻蝕引起的尺寸的增加(以下簡稱為CD增益)或尺寸的減少(以下簡稱為CD損耗)。因此，在進行單元布局時，需要確保充分的重合裕量，在現(xiàn)有型的存儲單元中，存在該重合裕量使存儲器芯片整體面積增加的問題。
此外，當在存儲器芯片的封裝中使用的陶瓷材料或樹脂材料和布線材料中所含有的微量的鈾(U)或釷(Th)裂變時，產(chǎn)生α射線。該α射線如穿入芯片中，則沿α射線的途徑產(chǎn)生電子-空穴對，該電子-空穴對混入存儲節(jié)點N1、N2中存儲的電荷，使存儲節(jié)點N1、N2的電位發(fā)生變動，結(jié)果，會破壞存儲單元的信息。這是稱為軟錯誤(soft error)的現(xiàn)象。此外，在最近，由宇宙α射線產(chǎn)生的軟錯誤也成為問題。如宇宙α射線與大氣發(fā)生碰撞，則會產(chǎn)生中子。該中子穿入芯片中，與硅的原子核發(fā)生碰撞。如發(fā)生碰撞，則產(chǎn)生質(zhì)子、α粒子、重離子等帶電粒子，同時，硅的原子核移動。由此，會產(chǎn)生大量的電荷，這些電荷混入存儲節(jié)點N1、N2中存儲的電荷，使存儲節(jié)點N1、N2的電位發(fā)生變動，破壞存儲單元的信息。在現(xiàn)有的SRAM存儲單元中，通過驅(qū)動MOS晶體管T1、T2的漏區(qū)的n+擴散層與p型硅襯底之間形成的P-N結(jié)電容或柵氧化膜或?qū)娱g絕緣膜等的絕緣膜電容，可存儲補償因α射線或中子引起的電荷消失的電荷。但是，如縮小存儲單元的面積，則為了補償因α射線或中子引起的電荷消失，存儲電荷變得不夠。因而，在現(xiàn)有的SRAM存儲單元的結(jié)構(gòu)中，存在如進行微細化的話則軟錯誤率增加、存儲器的可靠性顯著下降的問題。
此外，在存儲單元上以層疊結(jié)構(gòu)形成用作負載元件的高阻多晶硅或TFT時，在每1層的形成中進行光刻、刻蝕。因此，工序的數(shù)目增加，故存在制品的成品率下降的問題。
本發(fā)明的目的在于提供一種解決上述的現(xiàn)有技術(shù)中的問題、減少所需要的面積、提高抗軟錯誤的性能、與以往相比制造工序短的半導體裝置及其制造方法。
本發(fā)明的半導體裝置備有與半導體襯底的主表面相接而形成的基底絕緣膜；在該基底絕緣膜上互相夾住絕緣膜而形成的多個導電膜，其特征在于通過對絕緣膜開孔而形成的連接孔連接上述多個導電膜中鄰接的至少兩個導電膜，同時形成為相同的平面形狀。
此外，本發(fā)明的半導體裝置的特征在于通過對上述基底絕緣膜開孔而形成的連接孔，將上述多個導電膜中與上述基底絕緣膜相接而形成的導電膜連接到上述半導體襯底。
此外，本發(fā)明的半導體裝置的特征在于在上述多個導電膜中至少一個導電膜上形成高阻區(qū)。
此外，本發(fā)明的半導體裝置的特征在于備有與上述多個導電膜中至少一個導電膜之間夾住絕緣膜而形成的另一個導電膜，通過上述一個導電膜和上述另一個導電膜形成薄膜晶體管。
此外，本發(fā)明的半導體裝置的特征在于通過上述一個導電膜形成上述薄膜晶體管的柵電極，通過上述另一個導電膜形成上述薄膜晶體管的溝道。
此外，本發(fā)明的半導體裝置的特征在于通過上述一個導電膜形成上述薄膜晶體管的溝道，通過上述另一個導電膜形成上述薄膜晶體管的柵電極。
此外，本發(fā)明的半導體裝置的特征在于形成上述另一個導電膜使之在與上述一個導電膜之間介入絕緣膜并將其夾住，而且還備有與上述一個導電膜連接的再一個導電膜。
此外，本發(fā)明的半導體裝置的特征在于通過上述另一個導電膜形成上述薄膜晶體管的溝道，通過上述一個導電膜和與其連接的上述再一個導電膜形成上述薄膜晶體管的雙柵電極。
此外，本發(fā)明的半導體裝置的特征在于將上述另一個導電膜和上述再一個導電膜形成為相同的平面形狀。
此外，本發(fā)明的半導體裝置備有在半導體襯底的主表面上夾住基底絕緣膜而形成的表面導電膜和在該表面導電膜上互相夾住絕緣膜而形成的多個導電膜，其特征在于在上述多個導電膜中至少將2個導電膜形成為相同的平面形狀，而且通過對絕緣膜開的連接孔將其一個導電膜與上述表面導電膜連接起來。
此外，本發(fā)明的半導體裝置的特征在于通過對上述基底絕緣膜開的連接孔將上述表面導電膜連接到上述半導體襯底上。
此外，本發(fā)明的半導體裝置的特征在于在上述多個導電膜中，至少在一個導電膜上形成高阻區(qū)。
此外，本發(fā)明的半導體裝置的特征在于通過上述兩個導電膜中的上述一個導電膜形成薄膜晶體管的柵電極，通過上述兩個導電膜中的另一個導電膜形成上述薄膜晶體管的溝道。
此外，本發(fā)明的半導體裝置的特征在于將上述兩個導電膜中的另一個導電膜形成為中間介入絕緣膜且夾在與上述一個導電膜之間，而且還備有連接到上述一個導電膜的再一個導電膜。
此外，本發(fā)明的半導體裝置的特征在于通過上述兩個導電膜中的另一個導電膜形成上述薄膜晶體管的溝道，通過上述一個導電膜和與其連接的上述再一個導電膜形成上述薄膜晶體管的雙柵電極。
其次，本發(fā)明的半導體裝置的制造方法的特征在于，具有在半導體襯底的基底絕緣膜上形成第1導電膜的工序；在上述第1導電膜上形成第1絕緣膜的工序；形成至少貫通上述第1絕緣膜和上述第1導電膜的開孔的工序；在包含上述開孔的上述第1絕緣膜上形成第2導電膜的工序；對上述第2導電膜、上述第1絕緣膜和上述第1導電膜進行圖形刻蝕使之成為相同的平面形狀的工序。
此外，本發(fā)明的半導體裝置的制造方法的特征在于，具有在半導體襯底的主表面上形成基底絕緣膜的工序；在上述基底絕緣膜上形成第1導電膜的工序；在上述第1導電膜上形成第1絕緣膜的工序；形成貫通上述第1絕緣膜、上述第1導電膜和上述基底絕緣膜的開孔的工序；在包含上述開孔的上述第1絕緣膜上形成第2導電膜的工序；對上述第2導電膜、上述第1絕緣膜、上述第1導電膜和上述基底絕緣膜進行圖形刻蝕使之成為相同的平面形狀的工序。
此外，本發(fā)明的半導體裝置的制造方法的特征在于，具有在半導體襯底的主表面上形成基底絕緣膜的工序；在上述基底絕緣膜上形成第1導電膜的工序；在上述第1導電膜上形成第1絕緣膜的工序；形成貫通上述第1絕緣膜、上述第1導電膜和上述基底絕緣膜的開孔的工序；在包含上述開孔的上述第1絕緣膜上形成第2導電膜的工序；在上述第2導電膜中形成第2絕緣膜的工序；在上述第2絕緣膜上形成第3導電膜的工序；對上述第3導電膜、上述第2絕緣膜、上述第2導電膜、上述第1絕緣膜和上述第1導電膜進行圖形刻蝕使之成為相同的平面形狀以便包含上述開孔的工序。
此外，本發(fā)明的半導體裝置的制造方法的特征在于，具有在半導體襯底的主表面上形成基底絕緣膜的工序；在上述基底絕緣膜上形成基底開孔的工序；在包含上述基底開孔的上述基底絕緣膜上形成第1導電膜的工序；對上述第1導電膜進行圖形刻蝕的工序；在上述第1導電膜和上述基底絕緣膜上形成第1絕緣膜的工序；在上述第1絕緣膜上形成第1開孔的工序；在包含上述第1開孔的上述第1絕緣膜上形成第2導電膜的工序；在上述第2導電膜上形成第2絕緣膜的工序；在上述第2絕緣膜上形成第3導電膜的工序；對上述第3導電膜、上述第2絕緣膜和上述第2導電膜進行圖形刻蝕使之成為相同的平面形狀的工序。
此外，本發(fā)明的半導體裝置的制造方法的特征在于，具有在半導體襯底的主表面上形成基底絕緣膜的工序；在上述基底絕緣膜上形成基底開孔的工序；在包含上述基底開孔的上述基底絕緣膜上形成第1導電膜的工序；對上述第1導電膜進行圖形刻蝕的工序；在上述第1導電膜和上述基底絕緣膜上形成第1絕緣膜的工序；在上述第1絕緣膜上形成第1開孔的工序；在包含上述第1開孔的上述第1絕緣膜上形成第2導電膜的工序；對上述第2導電膜進行圖形刻蝕的工序；在上述第2導電膜和上述第1絕緣膜上形成第2絕緣膜的工序；在上述第2絕緣膜上形成第2開孔的工序；在包含上述第2開孔的上述第2絕緣膜上形成第3導電膜的工序；在上述第3導電膜上形成第3絕緣膜的工序；在上述第3絕緣膜上形成第4導電膜的工序；對上述第4導電膜、上述第3絕緣膜和上述第3導電膜進行圖形刻蝕使之成為相同的平面形狀的工序。


圖1是本發(fā)明的實施例1的SRAM的存儲單元的第1層和第2層導電膜的平面布局圖。
圖2是實施例1的第3層導電膜的平面布局圖。
圖3是實施例1的圖1和圖2的平面布局圖的X1-X2線的剖面圖。
圖4是實施例1的圖1和圖2的平面布局圖的Y1-Y2線的剖面圖。
圖5是用于說明實施例1的SRAM存儲單元的制造方法的剖面圖。
圖6是用于說明實施例1的SRAM存儲單元的制造方法的剖面圖。
圖7是用于說明實施例1的SRAM存儲單元的制造方法的剖面圖。
圖8是用于說明實施例1的SRAM存儲單元的制造方法的剖面圖。
圖9是用于說明實施例1的SRAM存儲單元的制造方法的剖面圖。
圖10是用于說明實施例1的SRAM存儲單元的電路的圖。
圖11是本發(fā)明的實施例2的SRAM的存儲單元的第1層和第2層導電膜的平面布局圖。
圖12是實施例2的第3層導電膜的平面布局圖。
圖13是實施例2的第4層導電膜的平面布局圖。
圖14是實施例2的圖11～圖13的平面布局圖的X1-X2線的剖面圖。
圖15是實施例2的圖11～圖13的平面布局圖的Y1-Y2線的剖面圖。
圖16是用于說明實施例2的SRAM存儲單元的制造方法的剖面圖。
圖17是用于說明實施例2的SRAM存儲單元的制造方法的剖面圖。
圖18是用于說明實施例2的SRAM存儲單元的制造方法的剖面圖。
圖19是用于說明實施例2的SRAM存儲單元的制造方法的剖面圖。
圖20是用于說明實施例2的SRAM存儲單元的制造方法的剖面圖。
圖21是用于說明實施例2的SRAM存儲單元的制造方法的剖面圖。
圖22是用于說明實施例2的SRAM存儲單元的制造方法的剖面圖。
圖23是實施例3的SRAM存儲單元的第3層導電膜的平面布局圖。
圖24是實施例3的第4層導電膜的平面布局圖。
圖25是實施例3的圖23～圖24的平面布局圖的X1-X2線的剖面圖。
圖26是實施例3的圖23～圖24的平面布局圖的Y1-Y2線的剖面圖。
圖27是用于說明實施例3的SRAM存儲單元的制造方法的剖面圖。
圖28是用于說明實施例3的SRAM存儲單元的電路的圖。
圖29是實施例4的第4層導電膜的平面布局圖。
圖30是實施例4的第5層導電膜的平面布局圖。
圖31是實施例4的圖30的平面布局圖的X1-X2線的剖面圖。
圖32是實施例4的圖30的平面布局圖的Y1-Y2線的剖面圖。
圖33是用于說明實施例4的SRAM存儲單元的制造方法的剖面圖。
圖34是用于說明實施例4的SRAM存儲單元的電路的圖。
圖35是實施例5的SRAM存儲單元的第3層和第4層導電膜的平面布局圖。
圖36是實施例5的第5層導電膜的平面布局圖。
圖37是實施例5的圖36的平面布局圖的X1-X2線的剖面圖。
圖38是實施例5的圖36的平面布局圖的Y1-Y2線的剖面圖。
圖39是用于說明實施例5的SRAM存儲單元的制造方法的剖面圖。
圖40是用于說明實施例5的SRAM存儲單元的制造方法的剖面圖。
圖41是用于說明實施例5的SRAM存儲單元的制造方法的剖面圖。
圖42是實施例6的SRAM存儲單元的第1層導電膜的平面布局圖。
圖43是實施例6的第2層和第3層導電膜的平面布局圖。
圖44是實施例6的第4層導電膜的平面布局圖。
圖45是實施例6的第5層導電膜的平面布局圖。
圖46是實施例6的圖45的平面布局圖的X1-X2線的剖面圖。
圖47是實施例6的圖45的平面布局圖的Y1-Y2線的剖面圖。
圖48是用于說明實施例6的SRAM存儲單元的制造方法的剖面圖。
圖49是用于說明實施例6的SRAM存儲單元的制造方法的剖面圖。
圖50是用于說明實施例6的SRAM存儲單元的制造方法的剖面圖。
圖51是用于說明實施例6的SRAM存儲單元的制造方法的剖面圖。
圖52是用于說明實施例6的SRAM存儲單元的制造方法的剖面圖。
圖53是用于說明實施例6的SRAM存儲單元的電路的圖。
圖54是實施例7的SRAM存儲單元的第1層導電膜的平面布局圖。
圖55是實施例7的第2層導電膜的平面布局圖。
圖56是實施例7的第3層和第4層導電膜的平面布局圖。
圖57是實施例7的第5層導電膜的平面布局圖。
圖58是實施例7的圖57的平面布局圖的X1-X2線的剖面圖。
圖59是實施例7的圖57的平面布局圖的Y1-Y2線的剖面圖。
圖60是用于說明實施例7的SRAM存儲單元的制造方法的剖面圖。
圖61是用于說明實施例7的SRAM存儲單元的制造方法的剖面圖。
圖62是用于說明實施例7的SRAM存儲單元的制造方法的剖面圖。
圖63是用于說明實施例7的SRAM存儲單元的制造方法的剖面圖。
圖64是用于說明實施例7的SRAM存儲單元的制造方法的剖面圖。
圖65是用于說明實施例7的SRAM存儲單元的電路的圖。
圖66是實施例8的SRAM存儲單元的第1層、第2層和第3層導電膜的平面布局圖。
圖67是實施例8的第4層導電膜的平面布局圖。
圖68是實施例8的第5層導電膜的平面布局圖。
圖69是實施例8的圖68的平面布局圖的X1-X2線的剖面圖。
圖70是實施例8的圖68的平面布局圖的Y1-Y2線的剖面圖。
圖71是用于說明實施例8的SRAM存儲單元的制造方法的剖面圖。
圖72是用于說明實施例8的SRAM存儲單元的制造方法的剖面圖。
圖73是用于說明實施例8的SRAM存儲單元的制造方法的剖面圖。
圖74是用于說明實施例8的SRAM存儲單元的電路的圖。
圖75是將電阻作為負載元件的靜態(tài)型隨機存取存儲器的等效電路圖。
圖76是將薄膜晶體管作為負載元件的靜態(tài)型隨機存取存儲器的等效電路圖。
圖77是現(xiàn)有的高阻負載型的SRAM存儲單元的存取MOS晶體管和驅(qū)動MOS晶體管的平面布局圖。
圖78是現(xiàn)有的高阻負載型的SRAM存儲單元的第2層導電膜的平面布局圖。
圖79是現(xiàn)有的高阻負載型的SRAM存儲單元的第3層導電膜的平面布局圖。
圖80是現(xiàn)有的高阻負載型的SRAM存儲單元的第4層導電膜的平面布局圖。
圖81是用于說明現(xiàn)有的高阻負載型的SRAM存儲單元的制造方法和結(jié)構(gòu)的剖面圖。
圖82是現(xiàn)有的TFT負載型的SRAM存儲單元的存取MOS晶體管和驅(qū)動MOS晶體管的平面布局圖。
圖83是現(xiàn)有的TFT負載型的SRAM存儲單元的第2層導電膜的平面布局圖。
圖84是現(xiàn)有的TFT負載型的SRAM存儲單元的第3層導電膜的平面布局圖。
圖85是現(xiàn)有的TFT負載型的SRAM存儲單元的第4層導電膜的平面布局圖。
圖86是用于說明現(xiàn)有的TFT負載型的SRAM存儲單元的制造方法的剖面圖。
以下，對本發(fā)明的實施例的半導體裝置以SRAM存儲單元為例進行說明。在各圖中，同一符號表示相同或相當?shù)牟糠帧?br> 實施例1本實施例1的特征在于，SRAM存儲單元的負載元件由高阻元件構(gòu)成，而且將MOS晶體管的柵電極和電阻元件同時形成為相同的平面形狀。
圖1～圖10是用于說明實施例1的SRAM存儲單元的結(jié)構(gòu)和制造方法的圖。圖1和圖2是用于說明SRAM存儲單元的平面布局的圖，圖1是第1層導電膜、即MOS晶體管的柵電極和第2層導電膜、即高阻元件的平面布局圖。此外，圖2是第3層導電膜、即鋁布線的平面布局圖。
此外，圖3和圖4分別是示出圖1和圖2的平面布局圖的沿X1-X2、Y1-Y2線的剖面的圖。此外，圖5～圖9是用于說明SRAM存儲單元的制造方法的圖，是示出圖1和圖2的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖10是用于說明本實施例1的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例1的存儲單元，參照圖1～圖10一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖5，在電阻率為10Ω·cm(100)面的n型硅襯底1內(nèi)通過硼的離子注入和熱擴散法形成雜質(zhì)濃度為1.0E15～1.0E17/cm3的p型阱2(作為半導體襯底的一部分的阱2。以下相同)。
其次，通過LOCOS法等形成厚度為100～1000nm的氧化硅膜3a、3b、3c，使MOS晶體管的形成區(qū)域通過絕緣而分離。
其次，涂敷抗蝕劑3’，進行光刻，在氧化硅膜3b和3c之間，只在后面形成的存取MOS晶體管T4的源區(qū)的一部分上、即成為第1層導電膜10c的下部區(qū)域的部分上，進行砷等的n型雜質(zhì)的離子注入，形成n+區(qū)，之后除去抗蝕劑3’。
其次，參照圖6，在作為MOS晶體管的有源區(qū)的部分上形成厚度為10～100nm的柵氧化膜4(基底絕緣膜)。
其次，參照圖7，淀積使用了包含磷等n型雜質(zhì)的多晶硅膜、金屬硅化物(silicide)膜或金屬多晶硅硅化物膜(polycide)等導電膜的第1層導電膜10(表面導電膜)，接著淀積由SiO2等構(gòu)成的厚度為100～1000nm的第1層層間絕緣膜11。
其次，參照圖8和圖1，通過光刻和刻蝕同時對第1層層間絕緣膜11、第1層導電膜10和柵氧化膜4進行開孔，形成層間的連接孔12a、12b。其次，淀積由多晶硅膜等形成的第2層導電膜20，在該導電膜20的表面以劑量1.0E12～1.0E13/cm2進行磷等的n型雜質(zhì)的離子注入。
其次，參照圖9和圖1，通過光刻和刻蝕，同時對第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10進行圖形刻蝕以便包含經(jīng)連接孔12a、12b的層間連接，形成第1層導電膜10a、10b、10c、10d和第2層導電膜20a、20b、20c、20d。
第1層導電膜10a對存取MOS晶體管T3、T4來說成為共用的柵電極，而且成為字線，導電膜10b、10c分別成為驅(qū)動MOS晶體管T1、T2的柵電極，再者，導電膜10d成為鄰接的存儲單元的存取MOS晶體管的柵電極。
第2層導電膜20a、20d成為電源電位的供給線，導電膜20b、20c用于形成電阻元件20R1和20R2的負載電路。
其次，對于以這種方式進行刻蝕的圖形，將光刻膠形成掩模，通過砷等的n型雜質(zhì)的離子注入形成MOS晶體管T1～T4的源/漏區(qū)，同時將第2層導電膜20b、20c除了電阻元件20R1和20R2的部分之外形成為低電阻。
其次，參照圖3、圖4和圖2，用CVD法等淀積SiO2等的厚度為100～1000nm的絕緣膜41。接著，在絕緣膜41上開連接孔42a～42e后，形成厚度為500～2000nm的鋁布線50a～50d作為第3層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為電源電位供給線，鋁布線50d成為接地電位供給線。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖10所示的電路的形成。在圖10的電路圖中，附以與圖1～圖9的結(jié)構(gòu)的符號對應(yīng)的符號。
首先，如圖1中所示，第1導電膜10a成為存取MOS晶體管T3、T4的共用柵，而且成為字線。
存取MOS晶體管T3、T4的漏擴散層6a、6b，如圖2所示，分別通過連接孔42a、42b與位線中的鋁布線50a、50b連接。
存取MOS晶體管T3的源極6c，如圖1所示，在擴散層中與節(jié)點N1相連，如圖3所示，節(jié)點N1通過對柵氧化膜4的一部分進行刻蝕而形成的孔12a，與第1導電膜10c直接連接，該第1導電膜10c的延伸成為驅(qū)動MOS晶體管T2的柵。
此外，節(jié)點N1通過連接孔12a與電阻20R1連接，再者電阻20R1通過連接孔42c與第3層導電膜、即電源電位供給線50c連接。電源電位供給線50c通過另一個連接孔42c與位于字線10a上的電源電位供給線20a連接。從電源電位供給線20a的電源電壓Vcc供給的微小的電流通過高阻部分20R1流到存取MOS晶體管T3的源擴散層6c。
此外，第2層導電膜20c通過第1層導電膜10c和層間絕緣膜11形成電容元件C1，可對存儲節(jié)點N1的擴散層6c供給電荷。
此外，節(jié)點N1經(jīng)過擴散層與驅(qū)動MOS晶體管T1的漏極連接。
接著，存取MOS晶體管T4的源極6d，經(jīng)過擴散層與節(jié)點N2相連，節(jié)點N2通過對柵氧化膜4的一部分進行刻蝕而形成的孔12b，與第1導電膜10b直接連接，該第1導電膜10b的延伸成為驅(qū)動MOS晶體管T1的柵。
此外，節(jié)點N2如圖4和圖1所示，連接到電阻20R2，電阻20R2從圖2可知，通過連接孔42e連接到電源電位供給線50c。
此外，節(jié)點N2經(jīng)過擴散層與驅(qū)動MOS晶體管T2的漏極連接。
此外，驅(qū)動MOS晶體管T1的源極S與驅(qū)動MOS晶體管T2的源極S，如圖1所示，在擴散區(qū)中連通，從圖2可知，上述源極通過連接孔42d連接到接地電位供給線、即鋁布線50d。鋁布線50d固定于接地電位Vss，連接到存儲裝置內(nèi)的所有的驅(qū)動MOS晶體管的源極。通過以上所述，形成圖10的電路。
如以上所說明的，如采用本實施例1，由于同時對第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10進行圖形刻蝕，使之形成為相同的平面形狀以便包含必要的層間連接，故不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，在對第1層層間絕緣膜11、第1層導電膜10和柵氧化膜4同時進行開孔而形成連接孔12a、12b后，淀積多晶硅膜等導電膜作為第2層導電膜20，由于將第2層導電膜20和第1層導電膜10連接到存儲節(jié)點N1、N2，可將由第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10形成的電容元件C1、C2的靜電電容分別連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
實施例2本實施例2的特征在于，SRAM存儲單元的負載元件由下部柵結(jié)構(gòu)的TFT構(gòu)成，而且將MOS晶體管的柵電極和TFT的下部柵電極同時形成為相同的平面形狀。
圖11～圖22是用于說明作為實施例2的半導體裝置的一例的SRAM存儲單元的結(jié)構(gòu)和制造方法的圖。
圖11和圖13是用于說明SRAM存儲單元的平面布局的圖，圖11是第1層導電膜、即MOS晶體管的柵電極和第2層導電膜、即TFT的下部柵電極的平面布局圖。圖12是第3層導電膜、即TFT的溝道層的平面布局圖。此外，圖13是第4層導電膜、即鋁布線的平面布局圖。
此外，圖14和圖15分別是示出圖11～圖13的平面布局圖的沿X1X2、Y1-Y2線的剖面的圖。此外，圖16～圖21是用于說明SRAM存儲單元的制造方法的圖，是示出圖11～圖13的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖22是用于說明本實施例2的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例2的存儲單元，參照圖17～圖22一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖16，在電阻率為10Ω·cm(100)面的n型硅襯底1內(nèi)通過硼的離子注入和熱擴散法形成雜質(zhì)濃度為1.0E15～1.0E17/cm3的p型阱2。其次，通過LOCOS法等形成厚度為100～1000nm的氧化硅膜3a、3b、3c，使MOS晶體管的形成區(qū)域通過絕緣而分離。
其次，涂敷抗蝕劑3’，進行光刻，在氧化硅膜3b和3c之間，只在后面形成的存取MOS晶體管T4的源區(qū)的一部分上、即成為第1層導電膜10c的下部區(qū)域的部分上，進行砷等的n型雜質(zhì)的離子注入，形成n+區(qū)，之后除去抗蝕劑3’。
其次，參照圖17，在作為MOS晶體管的有源區(qū)的部分上形成厚度為10～100nm的柵氧化膜4。
其次，參照圖18，淀積使用了包含磷等n型雜質(zhì)的多晶硅膜、金屬硅化物(silicide)膜或金屬多晶硅硅化物(polycide)膜等導電膜的第1層導電膜10(表面導電膜)，接著淀積由SiO2等構(gòu)成的厚度為100～1000nm的層間絕緣膜11。
其次，參照圖19和圖11，通過光刻和刻蝕同時對第1層層間絕緣膜11、第1層導電膜10和柵氧化膜4進行開孔，形成層間的連接孔12a、12b。其次，淀積由多晶硅膜等形成的第2層導電膜20，在該導電膜20的表面以劑量1.0E12～1.0E13/cm2進行磷等的n型雜質(zhì)的離子注入。
其次，參照圖20和圖11，通過光刻和刻蝕，同時對第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10進行圖形刻蝕以便包含經(jīng)連接孔12a、12b的層間連接，將第1層導電膜10a、10b、10c、10d和第2層導電膜20a、20b、20c、20d形成為相同的平面形狀。
第1層導電膜10a對存取MOS晶體管T3、T4來說成為共用的柵電極，而且成為字線，導電膜10b、10c分別成為驅(qū)動MOS晶體管T1、T2的柵電極，再者，導電膜10d成為鄰接的存儲單元的存取MOS晶體管的柵電極。
第2層導電膜20b、20c用于形成TFT的下部柵電極。導電膜20a、20d經(jīng)后面形成的絕緣膜形成電容。
其次，對于以這種方式進行刻蝕的圖形，將光刻膠作成掩模，通過砷等的n型雜質(zhì)的離子注入形成MOS晶體管T1～T4的源/漏區(qū)，同時將第2層導電膜20a～20d形成為低電阻。
其次，參照圖21，淀積SiO2等的厚度為100～1000nm的第2層層間絕緣膜21。接著，同時參照圖12，通過光刻和刻蝕對第2層層間絕緣膜21開孔，形成層間的連接孔22a、22b。再有，也可用22a、22b代替上面說明了的連接孔12a、12b。此時，就不需要連接孔12a、12b了。
其次，淀積由多晶硅膜等形成的第3層導電膜30(包含30a、30b)，通過光刻和刻蝕成為TFT的溝道，而且形成作為電源電壓Vcc的供電用的布線的第3層導電膜30a、30b。其次，在該導電膜30a、30b的表面以劑量1.0E12～1.0E13/cm2進行硼等的p型雜質(zhì)的離子注入，形成TFT的溝道區(qū)。其次，將光刻膠作成掩模，以劑量1.0E14～1.0E15/cm2進行硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的源/漏，和電源電壓Vcc的供電用的布線部分的低電阻區(qū)域。
其次，參照圖14和圖15，用CVD等淀積由SiO2等構(gòu)成的厚度為100～1000nm的層間絕緣膜41。接著，同時參照圖13，在絕緣膜41上開連接孔42a、42b、42c后，形成厚度為500～2000nm的鋁布線50a、50b、50c作為第4層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為接地電位供給線。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖22所示的電路的形成。在圖22的電路圖中，附以與圖11～圖21的結(jié)構(gòu)的符號對應(yīng)的符號。
首先，如圖11所示，第1導電膜10a成為存取MOS晶體管T3、T4的共用柵，而且成為字線。
存取MOS晶體管T3、T4的漏擴散層6a、6b，如圖13所示，分別通過連接孔42a、42b與位線中的鋁布線50a、50b連接。
存取MOS晶體管T3的源極6c，如圖11所示，在擴散層中與節(jié)點N1相連，節(jié)點N1通過對柵氧化膜4的一部分進行刻蝕而形成的孔12a，與第1導電膜10c直接連接，該第1導電膜10c延伸成為驅(qū)動MOS晶體管T2的柵。
此外，節(jié)點N1，如圖14和圖12所示，通過連接孔12a與與成為TFT的溝道區(qū)的第3導電膜30b連接，該第3導電膜30b的另一端成為電源電位供給線。再者，節(jié)點N1，如圖11所示，經(jīng)過擴散層與驅(qū)動MOS晶體管T1的漏極連接。
接著，存取MOS晶體管T4的源極6d，如圖11所示，經(jīng)過擴散層與節(jié)點N2相連，節(jié)點N2通過對柵氧化膜4的一部分進行刻蝕而形成的孔12b，與第1導電膜10b直接連接，該第1導電膜10b延伸成為驅(qū)動MOS晶體管T1的柵。
此外，節(jié)點N2如圖15和圖12所示，通過連接孔22b連接到成為TFTT6的溝道區(qū)的第3導電膜30a。第3導電膜30a的另一端成為電源電位供給線。再者，節(jié)點N2經(jīng)過擴散層與驅(qū)動MOS晶體管T2的漏極連接。
此外，第2層導電膜20c、20b通過第1層導電膜10c、10b和層間絕緣膜11形成電容元件C1、C2，可分別對存儲節(jié)點N1、N2的擴散層6c、6d供給電荷。
此外，驅(qū)動MOS晶體管T1的源極S與驅(qū)動MOS晶體管T2的源極S，如圖11所示，在擴散區(qū)中連通，從圖13可知，上述源極通過連接孔42c連接到接地電位供給線，即鋁布線50c。鋁布線50c固定于接地電位Vss，連接到存儲裝置內(nèi)的所有的驅(qū)動MOS晶體管的源極。通過以上所述，形成圖22的電路。
如以上所說明的，如采用本實施例2，由于同時對第2層導電膜20a～20d、第1層層間絕緣膜11和第1層導電膜10a～10d進行圖形刻蝕形成為相同的平面形狀以便包含必要的層間連接，故不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，在對第1層層間絕緣膜11、第1層導電膜10和柵氧化膜4同時進行開孔而形成連接孔12a、12b后，淀積多晶硅膜等導電膜作為第2層導電膜20，由于將第2層導電膜20和第1層導電膜10連接到存儲節(jié)點N1、N2，可將由第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10形成的電容元件C1、C2的靜電電容分別連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
實施例3本實施例3的特征在于，SRAM存儲單元的負載元件由上部柵結(jié)構(gòu)的TFT構(gòu)成，而且將MOS晶體管的柵電極和TFT的溝道同時形成為相同的平面形狀。
圖11、圖16～圖20和圖23～圖28是用于說明作為實施例3的半導體裝置的一例的SRAM存儲單元的結(jié)構(gòu)和制造方法的圖。
圖11和圖23～圖24是用于說明SRAM存儲單元的平面布局的圖，圖11是第1層導電膜、即MOS晶體管的柵電極和第2層導電膜、即TFT的溝道區(qū)的平面布局圖。圖23是第3層導電膜、即TFT的上部柵電極的平面布局圖。此外，圖24是第4層導電膜、即鋁布線的平面布局圖。
此外，圖25和圖26分別是示出圖11和圖23～圖24的平面布局圖的沿X1-X2、Y1-Y2線的剖面的圖。此外，圖16～圖20和圖27是用于說明SRAM存儲單元的制造方法的圖，是示出圖11和圖23～圖24的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖28是用于說明本實施例3的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例3的存儲單元，參照圖11和圖16～圖20、以及圖23～圖28，一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖16～圖20和圖11，經(jīng)過與在實施例2中說明了的工序相同的工序。
其次，參照圖27，淀積SiO2等的厚度為100～1000nm的第2層層間絕緣膜21。接著，同時參照圖23，通過光刻和刻蝕對第2層層間絕緣膜21開孔，形成層間的連接孔22a～22f。其次，淀積由多晶硅膜等形成的第3層導電膜30(包含30a、30b、30c、30d)，以劑量1.0E14～1.0E15/cm2進行硼等的p型雜質(zhì)的離子注入。其后，通過光刻和刻蝕，形成TFTT5、T6的上部柵電極30a、30b、導電層30c、30d。
其次，參照圖25和圖26，用CVD等淀積由SiO2等構(gòu)成的厚度為100～1000nm的層間絕緣膜41。接著，同時參照圖24，在絕緣膜41上開連接孔42a、42b、42c后，形成厚度為500～2000nm的鋁布線50a、50b、50c作為第4層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為接地電位供給線。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖28所示的電路的形成。在圖28的電路圖中，附以與圖11、圖16～圖20以及圖23～圖27的結(jié)構(gòu)的符號對應(yīng)的符號。
首先，關(guān)于利用第1層導電膜10a～10c的TFTT5、T6的形成，由于與實施例2相同，故省略其詳細的說明。
其次，第1層導電膜10a～10d和第2層導電膜20a～20d的連接關(guān)系與實施例2相同，在本實施例3中所不同的是，第2層導電膜20b、20c成為TFT的溝道區(qū)，導電膜20a、20d成為電源電位的供給線。
其次，參照圖25和圖23，第2層導電膜20c通過連接孔22c連接到第3導電膜30a，該第3導電膜30a成為TFTT6的上部電極。此外，第2導電膜20c通過連接孔22f連接到第3導電膜30d，該第3導電膜30d的另一端通過連接孔22e連接到電源電位供給線、即第2導電膜20a。
另一方面，第2層導電膜20b通過連接孔22d連接到第3導電膜30b，該第3導電膜30b成為TFTT5的上部電極。此外，第2導電膜20b通過連接孔22a連接到第3導電膜30c，該第3導電膜30c的另一端通過連接孔22b連接到電源電位供給線、即第2導電膜20d。如以上所述，形成TFTT5、T6。
其次，第4層導電膜50a～50c與實施例2相同，從存取MOS晶體管T3、T4的漏極擴散層6a、6b到第5層位線的鋁布線50a、50b的連接，與實施例2相同。此外。從驅(qū)動MOS晶體管T1、T2的源極S到第5層接地電位供給線50c的連接也與實施例2相同。由以上所述，形成了圖28的電路。
如以上所說明的，如采用本實施例3，由于同時對第2層導電膜20a～20d、第1層層間絕緣膜11和第1層導電膜10a～10d進行圖形刻蝕形成為相同的平面形狀以便包含必要的層間連接。因而，不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，由于用第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10形成的電容元件C1、C2的靜電電容可連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
實施例4本實施例4的特征在于，SRAM存儲單元的負載元件由雙柵結(jié)構(gòu)的TFT構(gòu)成，而且同時對TFT的下部柵、第1層層間絕緣膜、MOS晶體管的柵電極進行圖形刻蝕而形成。
圖11～圖12、圖16～圖21和圖29～圖34是用于說明作為實施例4的半導體裝置的一例的SRAM存儲單元的結(jié)構(gòu)和制造方法的圖。
圖11～圖12和圖29～圖30是用于說明SRAM存儲單元的平面布局的圖，圖11是第1層導電膜、即MOS晶體管的柵電極和第2層導電膜、即TFT的下部柵電極的平面布局圖。圖12是第3層導電膜、即TFT的溝道區(qū)的平面布局圖。圖29是第4層導電膜、即TFT的上部柵電極的平面布局圖。此外，圖30是第5層導電膜、即鋁布線的平面布局圖。
此外，圖31和圖32分別是示出圖11～圖12和圖29～圖30的平面布局圖的沿X1-X2、Y1-Y2線的剖面的圖。
此外，圖16～圖21和圖33是用于說明SRAM存儲單元的制造方法的圖，是示出圖11～圖12和圖29～圖30的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖34是用于說明本實施例4的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例3的存儲單元，參照圖11～圖12和圖16～圖21、以及圖29～圖34，一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖16～圖21和圖11～圖12，經(jīng)過與在實施例2中說明了的工序相同的工序。
其次，參照圖33，淀積SiO2等的厚度為100～1000nm的第3層層間絕緣膜31。接著，同時參照圖29，通過光刻和刻蝕對第3層層間絕緣膜31開孔，形成層間的連接孔32a、32b。其次，淀積作為第4層導電膜40(包含40a、40b)的多晶硅膜等的導電膜，以劑量1.0E14～1.0E15/cm2進行硼等的p型雜質(zhì)的離子注入，其后，通過光刻和刻蝕，形成TFTT5、T6的上部柵電極40b、40a。
其次，參照圖31和圖32，用CVD等淀積由SiO2等的厚度為100～1000nm的絕緣膜41。接著，同時參照圖30，在絕緣膜41上開連接孔42a、42b、42c后，形成厚度為500～2000nm的鋁布線50a、50b、50c作為第5層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為接地電位供給線。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖34所示的電路的形成。在圖34的電路圖中，附以與圖11～圖12、圖16～圖21以及圖29～圖33的結(jié)構(gòu)的符號對應(yīng)的符號。
首先，關(guān)于利用第1導電膜10a～10d的TFTT5、T6的形成，由于與實施例2相同，故省略其詳細的說明。
其次，第1層導電膜10a～10d、第2層導電膜20a～20d和第3層導電膜30a～30d間的連接關(guān)系，也與實施例2相同，故省略其說明。
其次，參照圖31和圖12，節(jié)點N1通過對第3氧化膜31的一部分進行刻蝕而形成的連接孔32a與成為TFTT6的上部電極的第4導電膜40a連接。成為TFTT6的下部電極的第2導電膜20c與成為TFTT6的上部電極的第4導電膜40a，如圖31所示，通過層間的連接孔22a、32a而連接。
另一方面，參照圖32和圖12，節(jié)點N2通過對第3氧化膜31的一部分進行刻蝕而形成的連接孔32b與成為TFTT5的上部電極的第4導電膜40b連接。成為TFTT5的下部電極的第2導電膜20b與成為上部電極的第4導電膜40b，如圖32所示，通過層間的連接孔22b、32b而連接。如以上所述，形成TFTT5、T6。
其次，第5層導電膜50a～50c與實施例2相同，從存取MOS晶體管T3、T4的漏極擴散層6a、6b到第5層位線的鋁布線50a、50b的連接，與實施例2相同。此外。從驅(qū)動MOS晶體管T1、T2的源極S到第5層接地電位供給線50c的連接也與實施例2相同。由以上所述，形成了圖34的電路。
如以上所說明的，如采用本實施例4，由于同時對第2層導電膜20a～20d、第1層層間絕緣膜11和第1層導電膜10a～10d進行圖形刻蝕形成為相同的平面形狀以便包含必要的層間連接。因而，不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，由于用第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10形成的電容元件C1、C2的靜電電容可連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
實施例5本實施例5的特征在于，SRAM存儲單元的負載元件由雙柵結(jié)構(gòu)的TFT構(gòu)成，同時對MOS晶體管的柵電極(表面導電膜)、第1層層間絕緣膜、TFT的下部柵電極進行圖形刻蝕而形成，而且同時對TFT的溝道、第3層層間絕緣膜、TFT的上部柵電極進行圖形刻蝕使之成為相同的平面形狀。
圖11、圖16～圖20和圖35～圖41是用于說明作為實施例5的半導體裝置的一例的SRAM存儲單元的結(jié)構(gòu)和制造方法的圖。
圖11和圖35～圖36是用于說明SRAM存儲單元的平面布局的圖，圖11是第1層導電膜、即MOS晶體管的柵電極和第2層導電膜、即TFT的下部柵電極的平面布局圖。圖35是第3層導電膜、即TFT的溝道和第4層導電膜、即TFT的上部柵電極的平面布局圖。此外，圖36是第5層導電膜、即鋁布線的平面布局圖。
此外，圖37和圖38分別是示出圖11和圖35～圖36的平面布局圖的沿X1-X2、Y1-Y2線的剖面的圖。
此外，圖16～圖20和圖39～圖40是用于說明SRAM存儲單元的制造方法的圖，是示出圖11和圖35～圖36的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖41是用于說明本實施例5的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例5的存儲單元，參照圖11和圖16～圖20以及圖35～圖41，一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖16～圖20和圖11，經(jīng)過與在實施例2中說明了的工序相同的工序。
其次，參照圖39，淀積SiO2等的厚度為100～1000nm的第2層層間絕緣膜21。接著，同時參照圖35，通過光刻和刻蝕對第2層層間絕緣膜21開孔，形成層間的連接孔22a、22b。其次，淀積多晶硅膜等的第3層導電膜30(包含30a、30b)，其次在該導電膜30的表面以劑量1.0E12～1.0E13/cm2進行硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的溝道區(qū)。
其次，將光刻膠作成掩模，通過硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的源/漏區(qū)，同時形成電源電壓Vcc的供電用布線部分的低電阻區(qū)域。
其次，參照圖40，淀積SiO2等的厚度為100～1000nm的第3層層間絕緣膜31。接著，淀積作為第4層導電膜40(包含40a、40b)的多晶硅膜等的導電膜。其次，同時參照圖35，通過光刻和刻蝕，對第3層導電膜30、第3層層間絕緣膜31和第4層導電膜40同時進行圖形刻蝕以便包含連接孔22a、22b，形成TFTT5、T6的溝道，將端部成為電源電壓Vcc的供電用布線的溝道層30a、30b、TFT的上部柵電極40a、40b同時形成為相同的平面形狀。
最后，參照圖37和圖38，用CVD等淀積由SiO2等的厚度為100～1000nm的絕緣膜41。接著，同時參照圖36，在絕緣膜41上開連接孔42a、42b、42c、40d、40e后，形成厚度為500～2000nm的鋁布線50a、50b、50c、50d、50e作為第5層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為接地電位供給線。鋁布線50d、50e分別通過連接孔42d、42e使TFT的下部柵電極20c、20b與TFT的上部柵電極40a、40b連接。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖41所示的電路的形成。在圖41的電路圖中，附以與圖11和圖16～圖20以及圖35～圖40的結(jié)構(gòu)的符號對應(yīng)的符號。
首先，由于節(jié)點N1、N2，第1層導電膜10c、10b，第2層導電膜20c、20b，第3層導電膜30a、30b的連接關(guān)系與實施例2相同，故省略其詳細的說明。
其次，參照圖37和圖36，節(jié)點N1與成為TFTT6的下部柵電極的第2層導電膜20c連接，第2層導電膜20c通過連接孔42d由第5層導電膜50d連接到成為TFTT6的上部柵電極的第4導電膜40a。由此，TFTT6的下部柵電極與TFTT6的上部柵電極連接起來。
此外，節(jié)點N2與成為TFTT5的下部柵電極的第2導電膜20b連接，第2導電膜20b通過連接孔42e由第5導電膜50e連接到成為TFTT5的上部柵電極的第4導電膜40b。由此，TFTT5的下部柵電極與TFTT5的上部柵電極連接起來。
其次，第5層導電膜50a～50c與實施例2相同，從存取MOS晶體管T3、T4的漏極擴散層6a、6b到第5層位線的鋁布線50a、50b的連接，與實施例2相同。此外。從驅(qū)動MOS晶體管T1、T2的源極S到第5層接地電位供給線50c的連接也與實施例2相同。由以上所述，形成了圖41的電路。
如以上所說明的，如采用本實施例5，同時對包含TFTT5、T6的下部柵電極的第2層導電膜20b、20c、第1層層間絕緣膜11和成為MOS晶體管T1～T4的柵電極的第1層導電膜10b、10c進行圖形刻蝕形成為相同的平面形狀以便包含必要的層間連接。此外，同時對成為TFTT5、T6的上部柵電極第4層導電膜40a、40b、第3層層間絕緣膜31和成為TFTT5、T6的溝道區(qū)的第3層導電膜30a、30b進行圖形刻蝕形成為相同的平面形狀以便包含必要的連接孔。因而，不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，由于用第2層導電膜20、第1層層間絕緣膜11和第1層導電膜10形成的電容元件的靜電電容可連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
此外，由于用第3層導電膜30、第3層層間絕緣膜31和第4層導電膜40形成的電容元件的靜電電容可連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第1層導電膜10、第1層層間絕緣膜11和第2層導電膜20進行圖形刻蝕而形成，而且，同時對第3層導電膜30、第3層層間絕緣膜31和第4層導電膜40進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
實施例6本實施例6的特征在于，SRAM存儲單元的負載元件由雙柵結(jié)構(gòu)的TFT構(gòu)成，同時對TFT的下部柵電極、TFT的下部柵氧化膜、TFT的溝道進行圖形刻蝕使之成為相同的平面形狀。
圖16～圖17和圖42～圖53是用于說明作為實施例6的半導體裝置的一例的SRAM存儲單元的結(jié)構(gòu)和制造方法的圖。
圖42-圖45是用于說明SRAM存儲單元的平面布局的圖，圖42是第1層導電膜、即MOS晶體管的柵電極的平面布局圖。圖43是第2層導電膜、即TFT的下部柵電極和第3層導電膜、即TFT的溝道區(qū)的平面布局圖。圖44是第4層導電膜、即TFT的上部柵電極的平面布局圖。此外，圖45是第5層導電膜、即鋁布線的平面布局圖。
此外，圖46和圖47分別是示出圖42～圖45的平面布局圖的沿X1-X2、Y1-Y2線的剖面的圖。
此外，圖16～圖17和圖48～圖52是用于說明SRAM存儲單元的制造方法的圖，是示出圖42～圖45的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖53是用于說明本實施例6的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例6的存儲單元，參照圖16～圖17以及圖42～圖52，一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖16和圖17，經(jīng)過與在實施例2中說明了的工序相同的工序。
其次，參照圖48和圖42，通過光刻和刻蝕對氧化膜4開孔，形成連接孔5a、5b。在其上用多晶硅膜等淀積第1層導電膜10，通過光刻和刻蝕對其進行圖形刻蝕，形成MOS晶體管的柵電極10a、10b、10c、10d。其次，將光刻膠作成掩模，通過砷等的n型雜質(zhì)的離子注入，形成MOS晶體管T1～T4的源/漏。接著淀積SiO2等的厚度為100～1000nm的第1層層間絕緣膜11。
其次，參照圖49和圖43，通過光刻和刻蝕，對第1層層間絕緣膜11進行開孔，形成連接孔12a、12b。其次，在其上用多晶硅膜等淀積第2層導電膜20，在該導電膜20的表面以劑量1.0E12～1.0E13/cm2進行磷等的n型雜質(zhì)的離子注入。再者，淀積SiO2等的厚度為100～1000nm的第2層層間絕緣膜21。
其次，參照圖50，在第2層層間絕緣膜21上淀積多晶硅膜等的第3層導電膜30。
其次參照圖51和圖43，通過光刻和刻蝕，同時對第3層導電膜30、第2層層間絕緣膜21和第2層導電膜20進行圖形刻蝕使之成為相同的形狀以便包含第1層導電膜10和第2層導電膜20之間的連接孔12a、12b，成為TFTT5、T6的溝道，此外同時將成為電源電壓Vcc的供電用布線的第3層導電膜30b、30a、成為TFTT5、T6的下部柵電極的第2層導電膜20b、20a形成為相同的形狀。其次，在導電膜30的表面以劑量1.0E12～1.0E13/cm2進行硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的溝道。其次，將光刻膠作成掩模，通過硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的源/漏區(qū)和電源電壓Vcc的供電用布線部分的低電阻區(qū)域。
其次，參照圖52，淀積SiO2等的厚度為100～1000nm的第3層層間絕緣膜31。其次，同時參照圖44，通過光刻和刻蝕，對第3層層間絕緣膜31開孔，形成連接孔32a、32b、32c、32d。其次，淀積多晶硅膜等的第4層導電膜40(包含40a、40b)，通過光刻和刻蝕，對第4層導電膜40進行圖形刻蝕，形成TFTT5、T6的上部柵電極40b、40a。
其次，參照圖46和圖47，用CVD等淀積SiO2等的厚度為100～1000nm的絕緣膜41。接著，同時參照圖45，在絕緣膜41上開連接孔42a、42b、42c后，形成厚度為500～2000nm的鋁布線50a、50b、50c作為第5層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為接地電位供給線。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖53所示的電路的形成。在圖53的電路圖中，附以與圖16～圖17以及圖42～圖52的結(jié)構(gòu)的符號對應(yīng)的符號。
如將本實施例6的第1層導電膜10a、10c、10b、10d與前面的實施例2的第1層導電膜10a、10b、10c、10d進行比較，首先其平面形狀是相同的。此外，關(guān)于與節(jié)點N1、N2的連接關(guān)系，在實施例2中是由連接孔12a、12b連接，在本實施例6中是由連接孔5a、5b連接，但由于實質(zhì)上是相同的，故省略其詳細的說明。
但是，第2層導電膜以后的連接是不同的，如以下所述。
參照圖46和圖44，與節(jié)點N1連接的第1導電膜10c通過連接孔32b連接到第4導電膜40a，第4導電膜40a通過連接孔32a連接到成為TFTT5的溝道區(qū)的第3導電膜30b。由此，節(jié)點N1連接到成為TFTT5的溝道區(qū)的第3導電膜30b。
此外，節(jié)點N1從第1導電膜10c通過連接孔12a與成為TFTT6的下部柵電極的第2導電膜20a連接。此外，第1導電膜10c通過連接孔32b與成為TFTT6的上部柵電極的第4導電膜40a連接。由此，TFTT6的上部柵電極與下部柵電極連接起來。
另一方面，節(jié)點N2從第1導電膜10b通過連接孔32c連接到第4導電膜40b，第4導電膜40b通過連接孔32d連接到成為TFTT6的溝道區(qū)的第3導電膜30a。由此，節(jié)點N2與成為TFTT6的溝道區(qū)的第3導電膜30a連接起來。
此外，節(jié)點N2從第1導電膜10b通過連接孔12b與成為TFTT5的下部柵電極的第2導電膜20b連接。此外，第1導電膜10b通過連接孔32c與成為TFTT5的上部柵電極的第4導電膜40b連接。由此，TFTT6的上部柵電極與下部柵電極連接起來。如以上所述，形成TFTT5、T6。
其次，由于從存取MOS晶體管T3、T4的漏極擴散層6a、6b到位線的鋁布線50a、50b的連接，與實施例2相同，故省略其說明。
此外，由于從驅(qū)動MOS晶體管T1、T2的源極S到接地電位供給線、即鋁布線50c的連接也與實施例2相同，故省略其說明。由以上所述，形成了圖53的電路。
如以上所說明的，如采用本實施例6，同時對TFTT5、T6的溝道的30b、30a、第2絕緣膜21和TFTT5、T6的下部柵電極20b、20a進行圖形刻蝕形成為相同的平面形狀以便包含必要的連接孔。因而，不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，由于用第2層導電膜20、第2層層間絕緣膜21和第3層導電膜30形成的電容元件C1、C2的靜電電容可連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第2層導電膜20、第2層層間絕緣膜21和第3層導電膜30進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
實施例7本實施例7的特征在于，SRAM存儲單元的負載元件由雙柵結(jié)構(gòu)的TFT構(gòu)成，同時對TFT的溝道、第3層層間絕緣膜、TFT的上部柵電極進行圖形刻蝕使之成為相同的平面形狀。
圖16～圖17和圖54～圖65是用于說明作為實施例6的半導體裝置的一例的SRAM存儲單元的結(jié)構(gòu)和制造方法的圖。
圖54～圖57是用于說明SRAM存儲單元的平面布局的圖，圖54是第1層導電膜、即MOS晶體管的柵電極的平面布局圖。圖55是第2層導電膜、即TFT的下部柵電極的平面布局圖。圖56是第3層導電膜、即TFT的溝道區(qū)和第4層導電膜、即TFT的上部柵電極的平面布局圖。此外，圖57是第5層導電膜、即鋁布線的平面布局圖。
此外，圖58和圖59分別是示出圖54～圖57的平面布局圖的沿X1X2、Y1-Y2線的剖面的圖。
此外，圖16～圖17和圖60～圖64是用于說明SRAM存儲單元的制造方法的圖，是示出圖54～圖57的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖65是用于說明本實施例7的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例7的存儲單元，參照圖16～圖17以及圖54～圖65，一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖16和圖17，經(jīng)過與在實施例2中說明了的工序相同的工序。
其次，參照圖60和圖54，淀積多晶硅膜等的第1層導電膜10，通過光刻和刻蝕對其進行圖形刻蝕，形成MOS晶體管的柵電極10a、10b、10c、10d。其次，將光刻膠作成掩模，通過砷等的n型雜質(zhì)的離子注入，形成MOS晶體管T1～T4的源/漏。再者，接著淀積SiO2等的厚度為100～1000nm的第1層層間絕緣膜11。
其次，參照圖61和圖55，通過光刻和刻蝕，對第1層層間絕緣膜11和第1層導電膜10b、10c以及柵氧化膜4同時進行開孔，形成連接孔12a、12b。其次，淀積多晶硅膜等的第2層導電膜20，在該導電膜20的表面以劑量1.0E12～1.0E13/cm2進行磷等的n型雜質(zhì)的離子注入。
其次，參照圖62和圖55，通過光刻和刻蝕，對第2層導電膜20進行圖形刻蝕，形成TFTT5、T6的下部柵電極20b、20c。
其次，參照圖63，淀積SiO2等的厚度為100～1000nm的第2層層間絕緣膜21。其次，同時參照圖56，通過光刻和刻蝕，對第2層層間絕緣膜21進行開孔，形成連接孔22a、22b。其次淀積多晶硅膜等的第3層導電膜30，在該導電膜30的表面以劑量1.0E12～1.0E13/cm2進行硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的溝道區(qū)。其次，將光刻膠作成掩模，通過硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的源/漏區(qū)和電源電壓Vcc的供電用布線部分的低電阻區(qū)域。
其次，參照圖64，淀積SiO2等的厚度為100～1000nm的第3層層間絕緣膜31。其次，淀積多晶硅膜等的第4層導電膜40(包含40a、40b)。其次，同時參照圖56，通過光刻和刻蝕，同時對第4層導電膜40、第3層層間絕緣膜31、第3層導電膜30進行圖形刻蝕使之成為相同的平面形狀，同時將成為TFTT5、T6的溝道和電源電壓Vcc的供電用布線的第3層導電膜30b、30a和成為TFTT5、T6的上部柵電極的第4層導電膜40b、40a形成為相同的平面形狀。
最后，參照圖58和圖59，用CVD等淀積SiO2等的厚度為100～1000nm的第4層絕緣膜41。接著，同時參照圖57，在絕緣膜41上開連接孔42a、42b、42c、42d、42e后，形成厚度為500～2000nm的鋁布線50a、50b、50c、50d、50e作為第5層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為接地電位供給線。鋁布線50d將TFTT6的下部電極20c與上部電極40a連接起來。此外鋁布線50e將TFTT5的下部電極20b與上部電極40a連接起來。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖65所示的電路的形成。在圖65的電路圖中，附以與圖16～圖17以及圖54～圖64的結(jié)構(gòu)的符號對應(yīng)的符號。
首先，如將本實施例7與前面的實施例2進行比較，第1層導電膜10c、10b的平面形狀是相同的，第2層導電膜20c、20b的平面形狀不同，第3層導電膜30a、30b的平面形狀有一些不同。但是，由于節(jié)點N1、N2、第1層導電膜10c、10b、第2層導電膜20c、20b和第3層導電膜30a、30b的相互的連接關(guān)系與實施例2是相同的，故省略其詳細的說明。
此外，如將本實施例7與前面的實施例5進行比較，則由于第3層導電膜30a、30b與第4層導電膜40a、40b的平面形狀及其連接關(guān)系實質(zhì)上是相同的，故省略其詳細的說明。
再者，由于通過第5層導電膜50e、50d連接TFTT5、T6的下部柵電極20b、20c與上部柵電極40b、40a的關(guān)系與實施例5是相同的，故省略其詳細的說明。
其次，第5層導電膜50a～50c與實施例2是相同的，從存取MOS晶體管T3、T4的漏極擴散層6a、6b到第5層位線的鋁布線50a、50b的連接，與實施例2相同。此外，從驅(qū)動MOS晶體管T1、T2的源極S到第5層接地電位供給線50c的連接也與實施例2相同。由以上所述，形成了圖65的電路。
如以上所說明的，如采用本實施例7，同時對第3層導電膜、即TFTT5、T6的溝道30b、30a、第3層層間絕緣膜31和第4層導電膜、即TFTT5、T6的上部柵電極40b、40c進行圖形刻蝕形成為相同的平面形狀以便包含必要的連接孔。因而，不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，由于用第1層導電膜10、第1層層間絕緣膜11和第2層導電膜20形成的電容元件C1、C2的靜電電容可連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第3層導電膜30、第3層層間絕緣膜31和第4層導電膜40進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
實施例8本實施例8的特征在于，SRAM存儲單元的負載元件由雙柵結(jié)構(gòu)的TFT構(gòu)成，同時對MOS晶體管的柵電極、第1層層間絕緣膜、TFT的下部柵電極、第2層層間絕緣膜、TFT的溝道進行圖形刻蝕而形成。
其次參照圖16～圖19和圖66～圖74說明實施例8的存儲單元的結(jié)構(gòu)和制造方法。
圖66～圖68是用于說明SRAM存儲單元的平面布局的圖，圖66是第1層導電膜、即MOS晶體管的柵電極和第2層導電膜、即TFT的下部柵電極和第3層導電膜、即TFT的溝道區(qū)的平面布局圖。圖67是第4層導電膜、即TFT的上部柵電極的平面布局圖。圖68是第5層導電膜、即鋁布線的平面布局圖。
此外，圖69和圖70分別是示出圖66～圖68的平面布局圖的沿X1X2、Y1-Y2線的剖面的圖。
此外，圖16～圖19和圖71～圖73是用于說明SRAM存儲單元的制造方法的圖，是示出圖66～圖68的平面布局圖的沿X1-X2線的剖面的制造工序的圖。
此外，圖74是用于說明本實施例8的SRAM的電路和結(jié)構(gòu)的對應(yīng)關(guān)系的圖。
其次，關(guān)于本實施例8的存儲單元，參照圖16～圖19以及圖66～圖74，一邊說明制造方法，同時說明其結(jié)構(gòu)。
首先，參照圖16和圖19，經(jīng)過與在實施例2中說明了的工序相同的工序。
其次，參照圖71，淀積SiO2等的厚度為100～1000nm的第2層層間絕緣膜21。其次，淀積多晶硅膜等的第3層導電膜30，在該導電膜30的表面以劑量1.0E12～1.0E13/cm3進行硼等的p型雜質(zhì)的離子注入，形成TFT的溝道區(qū)。其次，將光刻膠作成掩模，通過硼等的p型雜質(zhì)的離子注入，形成TFTT5、T6的源/漏區(qū)和電源電壓Vcc的供電用布線部分的低電阻區(qū)域。
其次，參照圖72和圖66，通過光刻和刻蝕，同時對第1層導電膜10、第1層層間絕緣膜11、第2層導電膜20、第2層層間絕緣膜21和第3層導電膜30進行圖形刻蝕使之成為相同的平面形狀，以便包含從第1層導電膜10和第2層導電膜20到節(jié)點N1、N2的連接孔12a、12b，同時形成MOS晶體管T1～T4的柵電極10a、10b、10c、TFTT5、T6的下部柵電極20c、20b、TFTT5、T6的溝道30c、30b、電源電壓Vcc的供電用布線30a、30d。其次，將光刻膠作成掩模，通過磷等的n型雜質(zhì)的離子注入，形成MOS晶體管T1～T4的源/漏區(qū)。
其次，參照圖73，淀積SiO2等的厚度為100～1000nm的第3層層間絕緣膜31。其次，同時參照圖67，通過光刻和刻蝕，對第3層層間絕緣膜31進行開孔，形成連接孔32a～32h。其次，對連接孔32d、32f的部分再進行刻蝕，露出第2導電膜20b、20c。其次，淀積多晶硅膜等的第4層導電膜40(包含40a、40b、40c、40d)，通過光刻和刻蝕，對第4層導電膜40進行圖形刻蝕，形成TFTT5、T6的上部柵電極40b、40c和導電膜40a、40d。
最后，參照圖69和圖70，用CVD等淀積由SiO2等的厚度為100～1000nm的第4層絕緣膜41。接著，同時參照圖68，在絕緣膜41上開連接孔42a、42b、42c后，形成厚度為500～2000nm的鋁布線50a、50b、50c作為第5層導電膜。鋁布線50a、50b成為位線，鋁布線50c成為接地電位供給線。
關(guān)于這樣形成的存儲單元，以與結(jié)構(gòu)相關(guān)聯(lián)的方式說明圖74所示的電路的形成。在圖74的電路圖中，附以與圖16～圖19以及圖66～圖73的結(jié)構(gòu)的符號對應(yīng)的符號。
如將本實施例8的第1導電膜10a～10d和第2層導電膜20a～20d與前面的實施例2的第1導電膜10a～10d和第2層導電膜20a～20d進行比較，由于形狀和連接關(guān)系都是相同的，故省略其詳細的說明。
但是，第3層導電膜以后的連接是不同的，如以下所述。
參照圖67，節(jié)點N1從成為TFTT6的下部柵電極的第2導電膜20c通過連接孔32f連接到第4導電膜40c，第4導電膜40c通過連接孔32e連接到成為TFTT5的溝道區(qū)的第3導電膜30b，第3導電膜30b的另一端通過連接孔32g連接到第4導電膜40d，再者第4導電膜40d的另一端通過連接孔32h連接到供電用布線30d。
此外，從成為TFTT6的下部柵電極的第2導電膜20c通過連接孔32f連接的第4導電膜40c的另一端成為TFTT6的上部柵電極。
另一方面，參照圖67，節(jié)點N2從成為TFTT5的下部柵電極的第2導電膜20b通過連接孔32d連接到第4導電膜40b，第4導電膜40b通過連接孔32c連接到成為TFTT6的溝道區(qū)的第3導電膜30c，第3導電膜30c的另一端通過連接孔32b連接到第4導電膜40a，再者第4導電膜40a的另一端通過連接孔32a連接到供電用布線30a。
此外，從成為TFTT5的下部柵電極的第2導電膜20c通過連接孔32d連接的第4導電膜40b的另一端成為TFTT5的上部柵電極。如以上所述，形成TFTT5、T6。
其次，由于從存取MOS晶體管T3、T4的漏極擴散層6a、6b到位線的鋁布線50a、50b的連接，與實施例2相同，故省略其說明。此外，由于從驅(qū)動MOS晶體管T1、T2的源極S到第5層接地電位供給線，即鋁布線50c的連接也與實施例2相同，故省略其說明。由以上所述，形成了圖74的電路。
如以上所說明的，如采用本實施例8，同時對驅(qū)動MOS晶體管柵電極10b、10c、第1層層間絕緣膜11、TFT的下部柵電極20b、20c、第2層層間絕緣膜21、TFTT5、T6的溝道的30b、30c進行圖形刻蝕使之形成為相同的平面形狀，以便包含必要的層間連接。因而，不需要以往所必須的重合裕量，可分別縮小存儲單元尺寸的縱方向、橫方向的長度。
此外，由于同時對柵氧化膜4、第1層導電膜10和第1層層間絕緣膜11進行開孔，形成連接孔12a、12b后，淀積成為第2層導電膜20的多晶硅膜等的導電膜20，將第1層導電膜10和第2層導電膜20連接到存儲節(jié)點N1、N2，用第1層導電膜10、第1層層間絕緣膜11和第2層導電膜20形成的電容元件C1、C2的靜電電容可連接到存儲節(jié)點N1、N2，故可增強抗α射線或中子的性能。
再者，由于同時對第1層導電膜10、第1層層間絕緣膜11和第2層導電膜20、第2層層間絕緣膜21以及第3層導電膜30進行圖形刻蝕而形成，故不需要以往所必須的離子注入工序、光刻工序、刻蝕工序等的電阻元件形成工序，可削減約15％以上的工序數(shù)目。
在以上所述的實施例中，使用在n型硅襯底中形成的p型阱內(nèi)形成n溝道MOS晶體管的例子來進行說明，但也可使用n型阱內(nèi)的p溝道MOS晶體管，借助于同樣的制造方法和結(jié)構(gòu)，可得到同樣的效果。
此外，在以上所述的實施例中，使用SRAM進行說明，但本發(fā)明不限于此，也可適用于以其他的存儲器為代表的其他的半導體裝置。特別是可廣泛地應(yīng)用于具有在半導體襯底中形成的多個晶體管和多個負載元件或電容元件的半導體集成裝置。
如以上所述，如采用本發(fā)明，可得到在半導體襯底上備有互相夾住絕緣膜而形成的多個導電膜、對這些導電膜中至少兩個導電膜同時進行圖形刻蝕使之成為相同的平面形狀以便包含必要的層間連接的半導體裝置。
此外，可得到將這些多個導電膜中被選擇的導電膜通過對絕緣膜開孔的連接孔連接到半導體襯底上的半導體裝置。
此外，可得到借助于這些多個導電膜中被選擇的導電膜形成高阻元件、電容元件或薄膜晶體管的半導體裝置。
如采用本發(fā)明，由于同時將構(gòu)成以上的那種夾層結(jié)構(gòu)的多個導電膜形成為相同的形狀，因不產(chǎn)生由光刻的掩模偏移或刻蝕引起的尺寸增加或減少，故在進行單元布局等時，沒有必要確保足夠的重合裕量，可縮小存儲器芯片等的半導體裝置整體的面積。
此外，即使減小了SRAM存儲單元等的半導體裝置的面積，也可增加由導電膜的層疊夾層結(jié)構(gòu)得到的存儲電容元件的電容量，可增強抗軟錯誤(soft error)的性能。
此外，由于同時形成構(gòu)成層疊夾層結(jié)構(gòu)的多個導電膜，故與以往相比可用較短的工序數(shù)進行制造，結(jié)果也可提高成品率，可降低制造成本。
權(quán)利要求
1.一種半導體裝置，備有與半導體襯底的主表面相接而形成的基底絕緣膜；在該基底絕緣膜上互相夾住絕緣膜而形成的多個導電膜，其特征在于通過對絕緣膜開孔而形成的連接孔連接所述多個導電膜中鄰接的至少兩個導電膜，同時形成為相同的平面形狀。
2.權(quán)利要求1中所述的半導體裝置，其特征在于通過對所述基底絕緣膜開孔而形成的連接孔，將所述多個導電膜中與所述基底絕緣膜相接而形成的導電膜連接到所述半導體襯底。
3.權(quán)利要求1或2中所述的半導體裝置，其特征在于在所述多個導電膜中至少一個導電膜上形成高阻區(qū)。
4.權(quán)利要求1至3中的任一項所述的半導體裝置，其特征在于備有與所述多個導電膜中至少一個導電膜之間夾住絕緣膜而形成的另一個導電膜，通過所述一個導電膜和所述另一個導電膜形成薄膜晶體管。
5.權(quán)利要求4中所述的半導體裝置，其特征在于通過所述一個導電膜形成所述薄膜晶體管的柵電極，通過所述另一個導電膜形成所述薄膜晶體管的溝道。
6.權(quán)利要求4中所述的半導體裝置，其特征在于通過所述一個導電膜形成所述薄膜晶體管的溝道，通過所述另一個導電膜形成所述薄膜晶體管的柵電極。
7.權(quán)利要求4中所述的半導體裝置，其特征在于形成所述另一個導電膜使之在與所述一個導電膜之間介入絕緣膜并將其夾住，而且還備有與所述一個導電膜連接的再一個導電膜。
8.權(quán)利要求7中所述的半導體裝置，其特征在于通過所述另一個導電膜形成所述薄膜晶體管的溝道，通過所述一個導電膜和與其連接的所述再一個導電膜形成所述薄膜晶體管的雙柵電極。
9.權(quán)利要求7至8中所述的半導體裝置，其特征在于將所述另一個導電膜和所述再一個導電膜形成為相同的平面形狀。
10.一種半導體裝置，備有在半導體襯底的主表面上夾住基底絕緣膜而形成的表面導電膜和在該表面導電膜上互相夾住絕緣膜而形成的多個導電膜，其特征在于在所述多個導電膜中至少將2個導電膜形成為相同的平面形狀，而且通過對絕緣膜開的連接孔將其一個導電膜與所述表面導電膜連接起來。
11.權(quán)利要求10中所述的半導體裝置，其特征在于通過對所述基底絕緣膜開的連接孔將所述表面導電膜連接到所述半導體襯底上。
12.權(quán)利要求10或11中所述的半導體裝置，其特征在于在所述多個導電膜中，至少在一個導電膜上形成高阻區(qū)。
13.權(quán)利要求10至12中的任一項所述的半導體裝置，其特征在于通過所述兩個導電膜中的所述一個導電膜形成薄膜晶體管的柵電極，通過所述兩個導電膜中的另一個導電膜形成所述薄膜晶體管的溝道。
14.權(quán)利要求10至13中的任一項所述的半導體裝置，其特征在于將所述兩個導電膜中的另一個導電膜形成為中間介入絕緣膜且夾在與所述一個導電膜之間，而且還備有連接到所述一個導電膜的再一個導電膜。
15.權(quán)利要求14中所述的半導體裝置，其特征在于通過所述兩個導電膜中的另一個導電膜形成所述薄膜晶體管的溝道，通過所述一個導電膜和與其連接的所述再一個導電膜形成所述薄膜晶體管的雙柵電極。
全文摘要
不需要用于半導體裝置的制造的掩模的重合裕量,而且可減少工序數(shù)目。在半導體襯底上形成多個互相夾住絕緣膜的導電層,同時對這些導電層中至少兩個導電層進行圖形刻蝕,使之成為相同的平面形狀。此外,通過對絕緣膜開的連接孔將多個導電層中所選擇的導電層連接到半導體襯底上。此外,通過多個導電層中所選擇的導電層形成高阻元件、電容元件或薄膜晶體管。
文檔編號H01L21/822GK1190801SQ9711981
公開日1998年8月19日 申請日期1997年9月30日 優(yōu)先權(quán)日1997年2月14日
發(fā)明者石田雅宏 申請人:三菱電機株式會社