專利名稱：具有能克服負載波動保持穩(wěn)定輸出電平的內(nèi)電源電路的半導體集成電路器件的制作方法
技術領域：
本發(fā)明涉及一種半導體集成電路器件，具體地說，涉及一種具有內(nèi)電源電路的半導體集成電路器件，比如動態(tài)隨機存取存儲器(以后稱為DRAM)。
隨著比如DRAM等半導體存儲器件的集成度的增加，和MOS晶體管的門信號寬度按比例地縮小，在保證晶體管的可靠性的同時，為減少功率損耗，必須降低工作電源電壓。然而，為了保持與晶體管-晶體管邏輯電路(以后稱為TTL)的兼容性，一直采用通常的5V作為半導體存儲器件的外部電壓電平。
因此，一般采用的是高可靠性，高速工作和低功率消耗的方法，其中使用一內(nèi)部下變換器，用于將外部的電源電壓ext.VCC從5V下變換到大約3-4V，并將它供給芯片上的內(nèi)部電路。
盡管由于DRAM的高集成度使存儲單元區(qū)域指數(shù)地減小，為了保證足夠的信噪比(S/N)和抗軟錯誤度，存儲單元電容器必須至少具有規(guī)定的電容。因此，在存儲單元電容器中的絕緣膜的厚度不可避免地要做得較薄。然而，當把該膜做得較薄時將會遇到一些困難，比如膜質(zhì)量的降低和增加電流的隧道效應。通常，為了克服這些困難，將存儲單元板的電壓VCP設置為VCC/2，以減少在該絕緣薄膜中的電荷密度。
當集成度較高時，位線之間的間隔變窄。使得從相鄰位線通過位線之間的耦合電容加來的干擾噪音變得不可忽略。為了解決這個問題，通過將一對位線彼此相鄰地安排并將加到位線上的噪聲共同疊加到這對位線來消除噪聲。這時，將位線設置到VCC/2(預充電電壓VBL)，其中VCC是在備用時的電源電壓。
如上所述，在達到較高集成度的半導體集成電路器件，比如DRAMs中，盡管使用一個單一的5V外部電源，但還裝有提供芯片上電路工作所需的各種電壓的內(nèi)部電源電路。
從這些內(nèi)部電源電路輸出的電壓，對半導體集成電路器件中內(nèi)部電路的工作速度，操作限度等具有直接的影響，所述這些輸出電壓必須穩(wěn)定。
圖7是表示通常的內(nèi)部下變換器500的結(jié)構(gòu)的示意圖。其中省略了某些部分。
內(nèi)部下變換器500包括一個電流反射鏡電路，由在其源極接受電源電壓ext.VCC的一對P溝道MOS晶體管P21和P22組成；一個N溝道MOS晶體管N22，它的漏極連接到P溝道MOS晶體管P22的漏極，在它的柵極上接收基準電壓VREF；N溝道MOS晶體管N21，它的漏極連接到P溝道MOS晶體管P21的漏極；和N溝道MOS晶體管N23，連接在N溝道MOS晶體管N21和N22的源極與地電位VSS之間，在它的柵極接受電源電壓VCC。
MOS晶體管P21，P22，N21，N22和N23構(gòu)成了電流反射鏡型差分放大電路。在這種情況下，N溝道MOS晶體管N21和N22的柵極作為差分放大電路的第一和第二輸入節(jié)點，P溝道MOS晶體管P22的漏極和N溝道MOS晶體管N22的漏極之間的節(jié)點作為差分放大電路的輸出節(jié)點。
在上述結(jié)構(gòu)中盡管將N溝道MOS晶體管N23的柵極電位固定在電源電壓VCC，仍可把柵極用作輸入端接收差分放大電路驅(qū)動信號，以使得由差分放大電路驅(qū)動信號控制差分放大電路的工作。
內(nèi)部下變換器500還包括一個P溝道MOS晶體管P23，在它的柵極接收差分放大電路輸出節(jié)點上的電壓，在它的源極是外部電源電壓VCC，它的漏極連接到N溝道MOS晶體管N21的柵極。將P溝道MOS晶體管P23的漏極上的電壓輸出作為內(nèi)部下變換的電壓int.VCC。
具體地說，當內(nèi)部下變換電壓變得比基準電壓VREF小時，則使差分放大電路的輸入端之間產(chǎn)生電位差，輸出節(jié)點上的電位與穩(wěn)態(tài)時的電位相比變到負的一側(cè)。具體地說，P溝道MOS晶體管P23的柵極電位變低，該晶體管導通更充分，于是使輸出節(jié)點上的電位升高。
相反，當輸出節(jié)點上的電位，即N溝道MOS晶體管N21的柵極電位變得比基準電位VREF高時，差分放大電路的輸出電位值也相應地增加。因此，P溝道MOS晶體管P23的柵極電位也增加。所以P溝道MOS晶體管P23變得導通更弱，結(jié)果使輸出節(jié)點上的電位，即P溝道MOS晶體管P23的漏極上的電位變低。
通過上述的操作，來控制在輸出節(jié)點上的電位值int.VCC，使它與基準電位VREF一致。
在這種情況下，為了達到輸出節(jié)點上電位值的更高穩(wěn)定性，通常將電容C1連接在輸出節(jié)點與供給電源電壓ext.VCC的節(jié)點之間，并將電容C連接在輸出節(jié)點與被供給地電位VSS的節(jié)點之間。
因為有電容C1和C2，在輸出節(jié)點上電位的變化需要這些電容的充電/放電，從而抑制了在輸出節(jié)點上電位值的波動。
然而，在如上所述的通常的內(nèi)部下變換器500中，為了達到輸出電位值的高穩(wěn)定性必須增加電容器C1和C2的容量。
考慮到可靠性，構(gòu)成電容器的絕緣膜的厚度有一下限，比如為了具有規(guī)定的容量以上的C1和C2，必須增加電容器的面積。這意味著要增加電容器部分占有的布置區(qū)域，在增加半導體集成電路的集成度方面這是個缺點。
另外，增加電容C1和C2的容量以獲得輸出電壓的足夠穩(wěn)定性，意味著使內(nèi)部電源電路對于電源電壓和負載中的波動的瞬態(tài)響應降低。
本發(fā)明的目的是提供一種半導體集成電路器件，它具有一個能夠穩(wěn)定其輸出電壓的內(nèi)部電源，即對于電源和負載的波動能穩(wěn)定其輸出電壓值，同時抑制布置區(qū)域的增大。
本發(fā)明的另一目的是提供一種半導體集成電路器件，它具有一個既能穩(wěn)定其輸出電壓值又能增強其輸出電壓的瞬態(tài)響應的內(nèi)部電源電路。
簡言之，本發(fā)明提供一種半導體集成電路器件，它包括第一電源節(jié)點、第二電源節(jié)點和內(nèi)部電源電路。對第一電源節(jié)點供以第一電源電壓，對第二電源節(jié)點供以第二電源電壓。內(nèi)部電源電路包括電壓產(chǎn)生電路，用于產(chǎn)生規(guī)定的內(nèi)部電壓，該電壓是第一和第二電源電壓的中間值；第一和第二電容，每個具有一個連接到電壓產(chǎn)生電路輸出節(jié)點的末端；第一電壓控制電路，當?shù)谝浑娙莸牧硪欢松系碾妷航档蜁r用于提供電源節(jié)點與該輸出節(jié)點之間的導電連接；第二電壓控制電路，當?shù)诙娙莸牧硪欢松系碾妷荷邥r用于提供在第二電源節(jié)點與該輸出節(jié)點之間的導電連接。
所以，本發(fā)明的優(yōu)點是，半導體集成電路器件包括一個內(nèi)部電源電路，當輸出電壓波動時，內(nèi)部電源電路能夠很快地返回到穩(wěn)定的電壓值，換句話說，提供了具有很好瞬態(tài)響應的內(nèi)部電源電路。
本發(fā)明的另一優(yōu)點是，半導體集成電路器件包括一種內(nèi)部電源電路，在發(fā)送瞬態(tài)響應的同時能夠抑制布置面積的增加。
從下面結(jié)合附圖進行的本發(fā)明的詳細描述將使本發(fā)明的上述和其它目的，特征和優(yōu)點變得更加清楚。
圖1是一簡單方框圖，表示按照本發(fā)明的第一實施例的半導體存儲器件100的結(jié)構(gòu)。
圖2是一簡略方框圖，表示在本發(fā)明第一實施例的半導體存儲器件100中的電壓下變換器109的結(jié)構(gòu)。
圖3更詳細地表示電壓下變換器109的結(jié)構(gòu)。
圖4是表示電壓下變換順109的操作的第一定時圖。
圖5是表示電壓下變換器109的操作的第二定時圖。
圖6是一簡圖，表示按照本發(fā)明的第二實施例的內(nèi)部電源電路300的結(jié)構(gòu)。
圖7是表示通常的內(nèi)部電壓下變換器結(jié)構(gòu)的主要部分的電路圖。
下面描述本發(fā)明的第一最佳實施例。
圖1是一簡略方框圖，表示在本發(fā)明的第一實施例中半導體存儲裝置100的結(jié)構(gòu)。
參閱圖1，半導體存儲裝置100包括一控制信號產(chǎn)生電路108，接收通過端子2-5加到外部控制信號輸入端的外部控制信號ext./W，ext./OE，ext./RAS和ext./CAS，并產(chǎn)生內(nèi)部控制信號；存儲單元陣列101，含有以矩陣形式排列的一些存儲單元；地址緩存器105，接收通過地址信號輸入端8施加的外部地址信號A0～Ai，在控制信號產(chǎn)生電路108的控制之下產(chǎn)生內(nèi)部行地址信號和內(nèi)部列地址信號；和行譯碼器102，在控制信號產(chǎn)生電路108的控制之下被啟動，對來自地址緩存器105的用于選擇存儲單元陣列101的行(字線)的內(nèi)部行地址信號進行譯碼。
加到外部控制信號輸入端2的信號ext./W是用于指示寫數(shù)據(jù)的寫啟動信號。加到外部控制信號輸入端3的倍號ext./OE是指示輸出數(shù)據(jù)的輸出啟動信號。加到外部控制信號輸入端4的信號ext./RAS，是用于激發(fā)半導體存儲器件的內(nèi)部操作并確定內(nèi)部操作的有效周期的行地址選通信號。當信號ext./RAS是激活態(tài)時，則涉及在存儲單元陣列101中的選行操作的電路，比如行譯碼電路102被激活。加到外部控制信號輸入端5的信號ext./CAS是列地址選通信號，用于啟動選擇存儲單元陣列101中列的選列電路。
半導體存儲裝置100還包括一個列譯碼器電路103，后者在控制信號產(chǎn)生電路108的控制之下被激勵，用于對來自地址緩存器105的內(nèi)部列地址信號進行譯碼，并產(chǎn)生用于選擇存儲單元陣列101中列的列選擇信號；讀出放大器，用于讀出并放大連接到存儲單元陣列101的所選行的存儲單元的數(shù)據(jù)；I/O電路，響應來自列譯碼器電路103的列選擇信號將存儲單元陣列101中的所選列連接到內(nèi)部數(shù)據(jù)總線；數(shù)據(jù)輸出緩存器107，在讀出數(shù)據(jù)時，用于從讀出到內(nèi)部數(shù)據(jù)總線的內(nèi)部寫入數(shù)據(jù)產(chǎn)生外部讀出數(shù)據(jù)DQ0-DQ8，并且在控制信號產(chǎn)生電路18的控制之下將產(chǎn)生的外部讀出數(shù)據(jù)輸出到輸入/輸出端10；和數(shù)據(jù)輸入緩存器106，在控制信號產(chǎn)生電路108的控制之下進行數(shù)據(jù)寫入時，用于從加到數(shù)據(jù)輸入/輸出端10的外部寫入數(shù)據(jù)DQ1-DQ8產(chǎn)生內(nèi)部寫入數(shù)據(jù)，并且將所產(chǎn)生的內(nèi)部寫入數(shù)據(jù)輸出到相應的內(nèi)部數(shù)據(jù)總線。在圖1中，由一個框104代表讀出放大器和I/O電路。在讀出操作中，響應外部輸出啟動信號ext./OE，由控制信號產(chǎn)生電路108產(chǎn)生的內(nèi)部輸出啟動信號OEM的激活，啟動輸出緩存器電路107；在寫入操作中，響應外部寫入啟動信號ext./W，由控制信號產(chǎn)生電路108產(chǎn)生的內(nèi)部寫入啟動信號WBE的激活，啟動輸入緩存器電路106。
半導體存儲器器件100還包括接收外部電源電壓ext.VCC和地電位Vss的基準電壓產(chǎn)生電路110，用于產(chǎn)生基準電壓VREF，這是對于內(nèi)部下變換電壓的基準電壓；接收外部電源電壓ext.VCC和基準電壓VREF的電壓下變換器109，用于產(chǎn)生下變換內(nèi)部電壓int.VCC；接收外部電源電壓ext.VCC和地電位VSS的單元板電壓產(chǎn)生電路111，用于產(chǎn)生供給存儲器單元的單元板的單元板電壓VCP；和位線預充電壓產(chǎn)生電路112，用于產(chǎn)生在備用態(tài)時預充位線對的電壓VBL。
如上所述，將單元板電壓VCP和位線預充電壓VBL都設置為int.VCC/2。
圖2是一簡略框圖，表示在本發(fā)明的第一實施例中的半導體存儲器件100里的電壓下變換器109的結(jié)構(gòu)。
電壓下變換器109包括一個差分放大電路202，其一個輸入端接收來自基準電壓產(chǎn)生電路110的輸出電壓VREF；P溝道MOS晶體管P14，連接在電源電壓ext.VCC供給節(jié)點和差分放大電路202的另一輸入節(jié)點之間，在它的柵極接收自差分放大電路202的輸出電壓；和一個電壓控制電路210，接收在P溝道MOS晶體管P14和差分放大電路202的另一輸入節(jié)點之間的節(jié)點(以后稱為第一輸出節(jié)點)上的電壓，用以輸出內(nèi)部的下變換電壓int.VCC。
電壓控制電路210包括第一電容C1和第二電容C2，每個都有一端連接到第一輸出節(jié)點；P溝道MOS晶體管P11，它的源極和漏極分別連接到被供給電源電壓ext.VCC的電源節(jié)點和第一電容C1的另一端；和一P溝道MOS晶體管P12，它的源極和漏極分別連接到被供給電源電壓VCC的電源節(jié)點和第一輸出節(jié)點。P溝道MOS晶體管P11和P12的柵極連接在一起，P溝道MOS晶體管P11的柵極連接到漏極。
電壓控制電路210還包括N溝道MOS晶體管N11，它的源極和漏極分別連接到被供給地電位VSS的地接點和第二電容C2的另一端；N溝道MOS晶體管N12，它的柵極和漏極分別連接到地節(jié)點和第一輸出節(jié)點。N溝道MOS晶體管N11和N12的柵極連接在一起，N溝道MOS晶體管N11的柵極和漏極相互連接。
具體地說，P溝道MOS晶體管P11和P12、N溝道MOS晶體管N11和N12分別配對，提供了一個電流反射鏡電路。
圖3更詳細地表示了圖2的電壓下變換器109的結(jié)構(gòu)。
參閱圖3，將電流反射鏡型差分放大器用作差分放大電路202，如圖7中所示的通常的內(nèi)部電壓下變換器500中一樣。
更具體地說，差分放大電路202包括一對P溝道MOS晶體管P21和P22，它們的源極都連接到被供給電源電壓ext.VCC節(jié)點。P溝道MOS晶體管P21的柵極和漏極相互連接，MOS晶體管P21和P22構(gòu)成了一個電流反射鏡電路。
差分放大電路202還包括N溝道MOS晶體管N21，它的漏極連接到P溝道MOS晶體管P21的漏極，它的柵極連接到P溝道MOS晶體管P14的漏極；N溝道MOS晶體管N22，它的漏極連接到P溝道MOS晶體管P22的漏極，在它的柵極接收基準電壓VREF；N溝道MOS晶體管N23，連接在MOS晶體管N21和N22的源極與被供給地電位VSS的節(jié)點之間，在它的柵極接收電源電壓ext.VCC。
具體地說，N溝道MOS晶體管N21和N22的柵極作為差分放大電路202的第一和第二輸入節(jié)點，并且將MOS晶體管P22和N22的漏極之間的節(jié)點上的電位作為該差分放大電路202的輸出電位。
在該實施例中，還可通過差分放大器啟動信號控制N溝道MOS晶體管N23的柵壓，使得只有當差分放大電路啟動信號是激活(在高電平)時該差分放大電路才工作。
圖為P溝道MOS晶體管P21和P22提供了一個電流反射鏡電路，故流到N溝道MOS晶體管N21和N22的電流永遠保持相同值。因為N溝道MOS晶體管N22的柵極電位固定在基準電壓VREF上，比如，當N溝道MOS晶體管N21的柵壓上升到比VREF高時，MOS晶體管N22的漏極電壓升高。于是使與流到MOS晶體管N21的同樣電流流經(jīng)MOS晶體管N20。因此，P溝道MOS晶體管P14的柵壓升高，使晶體管P23處于弱導通。所以，使第一輸出節(jié)點上的電壓，即N溝道MOS晶體管N21的柵壓降低。
當N溝道MOS晶體管N21的柵壓，即第一輸出節(jié)點上的電壓，變得比基準電壓VREF低時，通過與上述相反的操作將第一輸出點上的電壓上拉。
現(xiàn)在就描述電壓下變換器109的操作。
圖4是表示圖2中的電壓下變換器操作的定時圖。
在下面，將用VOUT代表在第一輸出節(jié)點上的電壓值。
假設，當?shù)谝惠敵龉?jié)點上的電壓值波動時，為了確保返回到基準電壓值VREF的足夠的電流驅(qū)動能力，要使晶體管P12的選通脈沖寬度比P溝道MOS晶體管P11的大。
同樣，假定晶體管N12的選通脈寬度比N溝道MOS晶體管N11的大。
在穩(wěn)定狀態(tài)to，在由P溝道MOS晶體管P11和12構(gòu)成的第一電流反射鏡電路中和由N溝道MOS晶體管N11和N12構(gòu)成的第二電流反射鏡電路中都無電流流入。更具體地說，在P溝道MOS晶體管P11的漏極和電容C1之間的節(jié)點(以后稱為節(jié)點A)上的電壓是VCC-Vthp，它比電源電壓VCC低了P溝道MOS晶體管P11和P12的閾值電壓Vthp。
同樣，在N溝道MOS晶體管N11和電容C2之間的節(jié)點(以后稱為節(jié)點B)上的電壓是Vthn，它比地電位VSS高了N溝道MOS晶體管N11和N12的閾值電壓Vthn。
在t1時刻，比如由于電源電壓的波動使電壓VOUT升高時，節(jié)點A和B上的電位值(圖中由VA和VB表示)由于電容C1和C2產(chǎn)生的電壓耦合作用而升高。
當節(jié)點B上的電位值升高時，N溝道MOS晶體管N12導通，在第一輸出節(jié)點上的電位值，即電位VOUT降低，因此，在t2時，電位VOUT降低并穩(wěn)定在t0時刻的值上。
同時，如果電位VOUT在t3時下降，比如在節(jié)點A和B上的電位值都因此而降低，P溝道MOS晶體管P12就導通。因此，在第一輸出節(jié)點的電位值，即電位VOUT，增加，并在t4時刻達到穩(wěn)定狀態(tài)，處在t0時的值上。
在上面的描述中，電位VOUT的波動是在閾值電壓Vthp或Vthn的范圍內(nèi)。
然而，電源電壓VOUT可能以較大的絕對值瞬時波動。
圖5是表示在這種情況下電壓控制電路210的工作的定時圖。
在t0的穩(wěn)態(tài)下，如圖4的情況一樣，在節(jié)點A的電位值是VCC-Vthp，在節(jié)點B的電位值是Vthn。
假定電壓VOUT在t1時的波動大到比VCC+Vthp還高，則在節(jié)點A和B上的電壓值同樣增加，在這時，因為在節(jié)點A上的電位值變得比VCC+Vthp還高，故使P溝道MOS晶體管P13導通。因此，通過放電到電源電壓VCC使節(jié)點A上的電位值降到電位VCC+Vthp。相應地，電位VOUT和節(jié)點B上的電位都降低。另外，如圖4中的情況，在N溝道MOS晶體管N12的柵極的電壓，即在節(jié)點B上的電壓，增加，N使溝道MOS晶體管N12導通，且電位VOUT降低。
更具體地說，如果VOUT波動很大，不僅N溝道MOS晶體管N12而且P溝道MOS晶體管P13也導通，從而將電壓VOUT拉回到穩(wěn)態(tài)的值。
同樣，假設在t3時電壓值降得比-Vthn還低，在這種情況下，由于來自地電位的充電，使N溝道MOS晶體管N13導通，并使節(jié)點B上的電位升高。隨之，電位VOUT和節(jié)點A的電位值上升。同時，P溝道MOS晶體管P12導通，故使電位VOUT的值拉回到穩(wěn)態(tài)的值。
更具體地說，當電壓VOUT波動很大而到達負一側(cè)時，P溝道MOS晶體管P12和N溝道MOS晶體管N13都導通，結(jié)果將電壓VOUT拉回到穩(wěn)態(tài)。
因為有晶體管P13和N13，即使有很大的電壓波動時，也能使電位值很快返回到穩(wěn)態(tài)，因此能發(fā)送電壓下變換器的瞬時響應。
(第二實施例)在第一實施例中，將電壓控制電路210用于內(nèi)部電壓下變換器109。
同樣，可將電壓控制電路210用到圖1中所示的半導體存儲器件100的結(jié)構(gòu)中的單元板電壓產(chǎn)生電路111和位線預充電壓產(chǎn)生電路112中。
圖6表示當把電壓控制電路210應用到產(chǎn)生電壓VCC/2的內(nèi)部電源電路300，比如單元板電壓產(chǎn)生電路110和位線預充電壓產(chǎn)生電路112時的結(jié)構(gòu)。
內(nèi)部電源電路300包括VCC/2產(chǎn)生電路302和電壓控制電路210。
該電壓控制電路210的結(jié)構(gòu)與圖3中所示的電壓控制電路210一樣。在下面，將VCC/2產(chǎn)生電路302的輸出節(jié)點稱為第二輸出節(jié)點，并假定該電壓控制電路210接收在第二輸出節(jié)點上的電位值并輸出電位VCC/2。
VCC/2產(chǎn)生電路302包括一個N溝道MOS晶體管N31，連接在被供給電源電壓VCC的電源節(jié)點與第二輸出節(jié)點之間；P溝道MOS晶體管P31，連接在被供給地電位的地節(jié)點與第二輸出節(jié)點之間；偏壓控制電路309，用于控制P溝道MOS晶體管P31和N溝道MOS晶體管N31的柵壓。
偏壓控制電路310包括一電阻R1，其一端連接到被供給電源電壓VCC的電源節(jié)點；N溝道MOS晶體管N32，它的漏極和柵極連接到電阻R1的另一端；電阻R2，連接在MOS晶體管N32的源極與地節(jié)點之間；電阻R3，其一端連接到地節(jié)點；一個P溝道MOS晶體管P32，它的漏極和柵極連接在電阻R3的另一端；電阻R4，連接在P溝道MOS晶體管P32的源極和被供給電源電壓VCC的電源節(jié)點之間。N溝道MOS晶體管N32和N31的柵極相互連接，P溝道MOS晶體管P32和P31的柵極相互連接。
在下文中，把電阻R1和N溝道MOS晶體管N32之間的節(jié)點稱作節(jié)點C，而將電阻R3和P溝道MOS晶體管P32之間的節(jié)點稱作節(jié)點D。
當電阻R1和R2的電阻值設置為相同且足夠大時，在節(jié)點C的電位值將是VCC+Vthn，其中Vthn是N溝道MOS晶體管N32的閾值電壓。同樣，當電阻R3和R4的阻值相同且足夠大時，在節(jié)點D的電壓將VCC/2-Vthp，其中Vthp是P溝道MOS晶體管P32的閾值電壓。所采用的結(jié)構(gòu)使節(jié)點C上的電位值加到N溝道MOS晶體管N31的柵極，節(jié)點D上的電位加到P溝道MOS晶體管P31的柵極。另外，所采用的N溝道MOS晶體管N31和N32，或P溝道MOS晶體管P31和P32具有近乎相同的晶體管特性。因此，即使工作條件等起伏變化，在N溝道MOS晶體管N31與P溝道MOS晶體管P31之間的節(jié)點上的電位值也穩(wěn)定地保持在VCC/2。
甚至如第一實施例中那樣N溝道MOS晶體管N12導通，輸出電壓VOUT增加時，從VCC/2產(chǎn)生電路302接收該輸出電壓，可將電壓控制電路210拉回到穩(wěn)態(tài)的電位值。
與此同時，如果電位VOUT降低，P溝道MOS晶體管P12導通，于是將它拉回到穩(wěn)態(tài)的電位值。
另外，正如在第一實施例中，如果輸出電壓VOUT增加很多，P溝道MOS晶體管P13和N溝道MOS晶體管N12都導通，如果輸出電壓VOUT降低很多，P溝道MOS晶體管P12和N溝道MOS晶體管N13都導通，結(jié)果使電壓VOUT拉回到穩(wěn)態(tài)時的值。
因此，在第二實施例中的內(nèi)部電源電路300中，比如，也在單元板電壓產(chǎn)生電路和位線預充電壓產(chǎn)生電路中，可穩(wěn)定輸出電壓并可改善瞬態(tài)響應。
雖然已對本發(fā)明作了詳細的描述，但是應清楚了解的是，這種描述只是作為例示和實例，而不是作為限制，本發(fā)明的精神和范圍僅由所附的權利要求予以限定。
權利要求
1.一種半導體集成電路器件，包括第一電源節(jié)點，在其上被供給第一電源電壓(VSS)；第二電源節(jié)點，在其上被供給第二電源電壓(ext.VCC)；內(nèi)部電源裝置(109)，包括用于產(chǎn)生在所述第一和第二電源電壓之間的規(guī)定內(nèi)部電壓(int.VCC)的電壓產(chǎn)生裝置(202，P14)；第一和第二電容裝置(C1，C2)，各自的一端連接到所述電壓產(chǎn)生裝置輸出節(jié)點；第一電壓控制裝置(N11，N12)，響應所述第一電容裝置(C2)的另一端上電位的降低，用于提供所述第一電源節(jié)點與所述輸出節(jié)點之間的導電連接；第二電壓控制裝置(P11，P12)，響應所述第二電容裝置的另一端上電壓的增加，用于提供所述第二電源節(jié)點與所述輸出節(jié)點之間的導電連接。
2.根據(jù)權利要求1的半導體集成電路器件，其特征在于所述的第一電壓控制裝置包括第一導電型的第一MOS晶體管(N12)，它的源極和漏極分別連接到所述第一電源節(jié)點和所述輸出節(jié)點；第一導電型的第二MOS晶體管(N11)，它的源極和漏極分別連接到所述第一電源節(jié)點和所述第一電容裝置的另一端；所述第一和第二MOS晶體管的柵極相互連接，所述第二MOS晶體管的柵極和漏極相互連接，所述第二電壓控制裝置包括第二導電類型的第三MOS晶體管(P12)，它的源極和漏極分別連接到所述第二電源節(jié)點和所述輸出節(jié)點；第二導電類型的第四MOS晶體管(P11)，它的源極和漏極分別連接到所述第二電源節(jié)點和所述第二電容裝置的另一端；所述第三和第四MOS晶體管的柵極相互連接，所述第四MOS晶體管的柵極和漏極相互連接。
3.根據(jù)權利要求2的半導體集成電路器件，其特征在于所述第一電壓控制裝置包括一個第一導電類型的第五MOS晶體管(N13)，并聯(lián)到所述第二MOS晶體管，它的柵極連接到所述第一電源節(jié)點；所述第二電源控制裝置包括一個第二導電類型的第六MOS晶體管(P13)，并聯(lián)到所述第四MOS晶體管，且它的柵極連接到所述第二電源節(jié)點。
4.根據(jù)權利要求3的半導體集成電路器件。其特征在于所述電壓產(chǎn)生裝置包括差分放大裝置(202)，根據(jù)加到第一和第二輸入節(jié)點上的輸入電壓之差產(chǎn)生輸出電壓，第一導電類型的第七MOS晶體管(P14)，它的源極連接到所述第一電源節(jié)點，并在它的柵極接收來自所述差分放大裝置的輸出電壓；所述第一輸入節(jié)點接收規(guī)定的基準電位(VREF)；所述第七MOS晶體管的漏極和所述第二輸入節(jié)點連接到所述電壓產(chǎn)生裝置的輸出節(jié)點。
5.根據(jù)權利要求3的半導體集成電路器件，其特征在于所述的電壓產(chǎn)生裝置包括第二導電類型的第八MOS晶體管(P31)，連接在所述第一電源節(jié)點和所述輸出節(jié)點之間；第一導電類型的第九MOS晶體管(N31)，連接在所述第二電源節(jié)點和所述輸出節(jié)點之間；偏壓裝置，控制所述第八和第九MOS晶體管的柵極電壓；所述的偏壓裝置包括第一電阻(R3)，它的一端連接到所述第一電源節(jié)點；第二導電類型的第十MOS晶體管(P32)，它的漏極和柵極連接到所述第一電阻的另一端；第二電阻(R4)，連接在所述第十MOS晶體管的源極和所述第二電源節(jié)點之間；第三電阻(R1)，它的一端連接到所述第二電源節(jié)點；第一導電類型的第十一MOS晶體管(N32)，它的漏極和柵極連接到所述第三電阻的另一端；第四電阻(R2)，連接在所述第十一MOS晶體管的源極和所述第一電源節(jié)點之間；所述第八和第九MOS晶體管的柵極連接到所述第十和第十一MOS晶體管的柵極。
全文摘要
本發(fā)明的目的是提供一種半導體裝置，它具有能夠提供穩(wěn)定的內(nèi)部電源電壓(int.vcc)同時又不增大布置區(qū)域的內(nèi)部電源電路。在電壓下變換器(109)中的差分放大電路(202)控制晶體管P14的漏極的電壓值V
文檔編號H01L27/10GK1163462SQ9710231
公開日1997年10月29日 申請日期1997年1月23日 優(yōu)先權日1996年1月26日
發(fā)明者池田豐 申請人:三菱電機株式會社