專利名稱：Cmos中關(guān)斷態(tài)柵極氧化層電場的減小的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，特別涉及器件可靠性提高了的金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
常見的CMOS電路產(chǎn)品僅能提供很低的備用功率。只有在過渡態(tài)時(shí)電路中才有電流流動。這一特征使得在CMOS的設(shè)計(jì)中極易控制功率消耗。對于n溝道MOS器件，電流載流子為電子，而對于p溝道MOS器件，載流子為空穴。在MOS晶體管中存在四個(gè)獨(dú)立的區(qū)域或端子源、漏、柵和襯底。在正常工作下，相對于襯底，測量出n溝道器件的源、漏和柵電壓為正，p溝道器件為負(fù)。由于在任何給定狀態(tài)下僅有一個(gè)晶體管導(dǎo)通，另一個(gè)為關(guān)斷，所以輸出總是連接到電源的一個(gè)端子(rail)。對于靜態(tài)nMOS設(shè)計(jì)，這可確保僅通過電源電壓，而不是器件有效阻抗的比值，就可決定邏輯變化。
在半導(dǎo)體技術(shù)中，經(jīng)常使用多晶硅作為柵電極。多晶硅很普及很大程度上是由于在自對準(zhǔn)MOS工藝中，多晶硅為特別合適的材料，在所述工藝中通過相同的掩蔽步驟限定出柵電極和源/漏區(qū)。在集成電路中，多晶硅可用做電路布線以及柵電極。
在實(shí)現(xiàn)減小亞微米MOSFET的柵極氧化層厚度(Tox)的過程中，薄介質(zhì)上的電場會相應(yīng)地增加是主要問題。對于10nm以下的柵極氧化層厚度，外加電壓要由5V減小到3.3V，以將電介質(zhì)上的電場降低到低于4MV/cm的安全級別。然而，隨著外加電壓降低，由n+柵和p+結(jié)之間或p+柵和n+結(jié)之間功函數(shù)差引起的電場增強(qiáng)變得越來越重要。隨著外加電壓降低，1.1eV的功函數(shù)差保持不變。利用方程1所示的公式可以計(jì)算出氧化層電場(Eox)，其中Vgate表示柵電壓，Vfb表示平帶電壓，Tox表示氧化層厚度。
Eox＝[(±Vgate)+(±Vfb)]/Tox方程1。
平帶電壓(Vfb)可利用方程2所示的公式計(jì)算出，其中Фms表示功函數(shù)差，Qox表示氧化層電荷，Cox表示氧化層電容。
Vfb＝Фms+Qox/Cox方程2。
從方程1中可明顯看出，根據(jù)柵極和源極的偏置，功函數(shù)差(Фms)將增大或減小柵/結(jié)區(qū)中的電場。

圖1示出了MOSFET10的柵-結(jié)區(qū)域，其中有n+柵區(qū)12，n-襯底14以及p+結(jié)16，柵氧化層厚度(Tox)為18。根據(jù)方程1，氧化層電場20受功函數(shù)差(Фms)的影響。
參考圖2，圖中顯示了柵極性對導(dǎo)通狀態(tài)即，開啟狀態(tài)的n+PMOS器件和p+PMOS器件的源區(qū)和漏區(qū)之間氧化層電場的影響。圖3為對于處于非導(dǎo)通狀態(tài)即關(guān)斷狀態(tài)的n+PMOS器件和p+PMOS器件，沿溝道的模擬氧化層電場。由于功函數(shù)差增加，n+pMOS器件電場增強(qiáng)約1MV/cm。借助利用MINIMOS的兩維計(jì)算機(jī)模擬可得到圖2和3所示的結(jié)果。在非導(dǎo)通即關(guān)斷狀態(tài)中，當(dāng)確定歸一化的氧化層厚度為10nm時(shí)，n+柵PMOS的漏側(cè)處的功函數(shù)差達(dá)到4.6MV/cm，氧化層電場增加。當(dāng)Tox的工藝偏差計(jì)算為10％時(shí)，會導(dǎo)致5MV/cm的最大氧化層電場。氧化層電場增大會增加如氧化層擊穿等的器件失效和器件不穩(wěn)定的危險(xiǎn)。
現(xiàn)已提出具有相同的柵和結(jié)摻雜類型的MOSFET，即p+柵PMOS器件和n+柵PMOS器件，以避免以上介紹的高氧化層電場。參考圖2和3，可以看出p+柵PMOS器件的氧化層電場保持低于3.6MV/cm。然而，在CMOS技術(shù)中實(shí)際完成這種對稱的器件設(shè)計(jì)實(shí)際上使工藝復(fù)雜化。這是因?yàn)樾枰p功函數(shù)柵技術(shù)。參考C.Y.Wong等人發(fā)表在IEEE的IEDM技術(shù)文摘238(1988)中題為“在雙柵極CMOS工藝中摻雜n+和p+多晶硅”的文章，可以得到有關(guān)制造雙柵極CMOS器件的可行性信息。在反向偏置下會發(fā)生多晶硅耗盡，這會導(dǎo)致器件電流減少。隨著柵氧化層厚度(Tox)變小，這種影響變得越來越嚴(yán)重。參考M.Iwase等人發(fā)表在Ext.摘要SSDM271(1990)題為“耗盡的多晶硅柵對MOSFET性能的影響”的文章，可以得到對于亞微米級集成的雙柵極對稱CMOS結(jié)構(gòu)的有關(guān)信息，以及由耗盡柵引起的器件性能退化的有關(guān)信息。
因此，對于CMOS的單功函數(shù)柵技術(shù)，例如僅有n+柵和僅有p+柵，急切需要減小與高氧化物電場有關(guān)的功函數(shù)。一種解決辦法是控制會增加?xùn)胚吘壧幯趸瘜雍穸鹊臇艠O鳥嘴的形成。然而這種解決辦法會導(dǎo)致跨導(dǎo)減少，從而造成性能降低。
本發(fā)明的目的是減小結(jié)區(qū)域上的氧化層電場。
本發(fā)明為一種利用柵耗盡效應(yīng)減小結(jié)區(qū)域上的氧化層電場的MOSFET器件。由于n+柵PMOS器件和p+柵NMOS器件的柵耗盡效應(yīng)出現(xiàn)在非導(dǎo)通態(tài)即關(guān)斷態(tài)，所以可以克服性能退化。柵區(qū)的摻雜級別很關(guān)鍵。為了防止導(dǎo)通時(shí)即開啟態(tài)的柵耗盡，NMOS FET必須使用重?fù)诫s的n+柵。PMOS FET n+柵必須為非簡并摻雜，以便有效地利用非導(dǎo)通態(tài)即關(guān)斷態(tài)中的柵耗盡。這可通過將不同劑量的相同摻雜劑類型注入到不同的柵中實(shí)現(xiàn)。對于n+柵PMOS器件以及p+柵NMOS器件，都可以相當(dāng)好地實(shí)現(xiàn)MOSFET器件。
下面結(jié)合附圖詳細(xì)地介紹本發(fā)明的以上目的以及其它特點(diǎn)和優(yōu)點(diǎn)，其中圖1顯示了MOSFET器件的柵-結(jié)區(qū)域；圖2顯示了柵極性對氧化層電場的影響；圖3顯示了n+和p+PMOS FET的氧化層電場；圖4顯示了本發(fā)明的基本原理；圖5顯示了本發(fā)明的能帶圖；圖6顯示了柵疊層；圖7顯示了p+注入期間帽蓋層的保護(hù)作用；圖8顯示了n+注入期間帽蓋層的保護(hù)作用。
雖然以常規(guī)的n+摻雜柵PMOS FET介紹本發(fā)明，但本發(fā)明同樣適于p+柵NMOS FET。本發(fā)明可利用掩埋的和表面溝道的器件。雖然本發(fā)明特別適于使用“單功函數(shù)”CMOS柵技術(shù)，但同樣可利用“雙功函數(shù)”CMOS柵技術(shù)。
本發(fā)明利用柵耗盡效應(yīng)減小結(jié)區(qū)上的氧化層電場。由于對于n+柵PMOS器件和p+柵NMOS器件，柵耗盡效應(yīng)僅出現(xiàn)在非導(dǎo)通即關(guān)斷態(tài)，所以可以克服性能退化。
圖4示出了本發(fā)明的基本原理。圖中所示的是MOSFET器件30的柵-結(jié)區(qū)域，該器件具有n+柵區(qū)32，n-襯底34，p+結(jié)36，以及柵氧化層厚度(Tox)為40的耗盡區(qū)38。對于非簡并摻雜的多晶硅柵，當(dāng)MOSFET器件30處于非導(dǎo)通態(tài)即關(guān)斷狀態(tài)時(shí)，在柵區(qū)內(nèi)的結(jié)上形成厚度為Wpoly的耗盡區(qū)38。耗盡區(qū)38內(nèi)的電勢降減小了氧化層電場(Eox)。
參考圖4和5，可以看出，柵耗盡區(qū)寬度上的電勢降低于氧化層上的電場。模擬顯示出當(dāng)柵內(nèi)的有源的載流子濃度為1019cm3時(shí)，p+區(qū)內(nèi)的氧化層電場減少了0.6MV/cm。
當(dāng)PMOS器件處于導(dǎo)通態(tài)即開啟狀態(tài)時(shí)，柵區(qū)開始累積。因此，當(dāng)器件處于導(dǎo)通態(tài)即開啟狀態(tài)時(shí)，不會發(fā)生柵耗盡效應(yīng)，因而不會有對應(yīng)的性能退化。此外，功函數(shù)差(Фms)很有用，是由于與圖2所示的p+柵PMOS相比，它有一個(gè)可減小氧化層電場的相反標(biāo)記。
在本發(fā)明的實(shí)施例CMOS FET器件中，柵區(qū)的摻雜級別很關(guān)鍵，下面進(jìn)行介紹。為了防止導(dǎo)通態(tài)即開啟狀態(tài)時(shí)的柵耗盡，NMOS FET必須使用重?fù)诫s的n+柵。PMOS FET n+柵區(qū)必須為非簡并摻雜，以便有效地利用非導(dǎo)通態(tài)即關(guān)斷態(tài)中的柵耗盡。這可通過將不同劑量的相同摻雜劑類型注入到不同的柵中實(shí)現(xiàn)。但這需要額外的掩模。
為了避免使用額外的掩模，要修改CMOS制造工藝。在生長n阱、p阱、場氧化層以及柵氧化層后，淀積柵多晶硅和帽蓋氧化層。多晶硅為非簡并n摻雜，例如IE18磷/cm3。
參考圖6，圖中示出了MOSFET40，具有襯底42，p阱區(qū)44和n阱區(qū)46，n摻雜區(qū)48，以及限定MOSFET柵疊層的帽蓋層50。
參考圖7，圖中顯示了適于對準(zhǔn)的第一掩模60。同樣可看出，帽蓋層50保護(hù)柵多晶硅不受限定p+源/漏區(qū)52的p+注入源54注入的影響。非簡并n摻雜的多晶硅保持為PMOS FET。
參考圖8，圖中顯示了適于對準(zhǔn)的第二掩模62。對于NMOS FET，去掉帽蓋層后，通過注入限定n+源/漏結(jié)61的n+注入源58，n摻雜的多晶硅轉(zhuǎn)變?yōu)楹啿诫s的n+多晶硅49。
注入p+和n+雜質(zhì)的源包括硼和砷離子注入。對于本領(lǐng)域的普通技術(shù)人員來說，其它注入雜質(zhì)的源已眾所周知。為了形成與高阻性的柵良好的電接觸，并使柵延時(shí)最小化，可增加導(dǎo)電率來電分流柵，因此降低柵表面的柵電阻率。這可通過例如柵硅化處理(即Ti-SALICIDE工藝)或選擇性的金屬，淀積(例如CVD鎢)完成。
接下來完成制造工藝。其余的步驟包括內(nèi)金屬-介質(zhì)、接觸孔、合金化以及其它本領(lǐng)域的普通技術(shù)人員已公知的步驟。
應(yīng)該理解這里介紹的實(shí)施例僅為示例性的，本領(lǐng)域的技術(shù)人員可做出變形和修改，但都不脫離本發(fā)明的精神和范圍。所有這些變形和修改都包括在本發(fā)明附帶的權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1. 一種改進(jìn)的亞微米MOSFET半導(dǎo)體器件，包括具有上表面的半導(dǎo)體基體；較薄的介質(zhì)層，位于所述上表面上，形成柵介質(zhì)元件；摻雜的半導(dǎo)體材料的柵電極，位于所述比較薄的介質(zhì)層上，其中所述半導(dǎo)體基體上的表面電勢對所述柵電極敏感；將所述柵電極與所述半導(dǎo)體基體電隔離的裝置，所述裝置包括與所述柵介質(zhì)相鄰的所述柵電極的高電阻率部分，所述高電阻率部分具有足夠的摻雜濃度和導(dǎo)電類型，其中在器件工作期間，形成由柵介質(zhì)延伸到所述柵電極的高電阻率部分的耗盡層。
2.根據(jù)權(quán)利要求1的器件，其中所述比較薄的介質(zhì)層小于10nm。
3.根據(jù)權(quán)利要求1的器件，其中所述柵電極包括n+非簡并摻雜的柵區(qū)。
4.根據(jù)權(quán)利要求1的器件，其中所述柵電極包括p+非簡并摻雜的柵區(qū)。
5.根據(jù)權(quán)利要求1的器件，其中在n+區(qū)為非簡并的同時(shí)，所述摻雜濃度足以減小p+區(qū)內(nèi)的氧化層電場。
6.一種制造改進(jìn)的亞微米MOSFET半導(dǎo)體器件的方法，包括以下步驟在襯底上生長n阱、p阱、場氧化層以及柵氧化層；在生長的襯底上淀積柵多晶硅；摻雜所述柵多晶硅；在所述摻雜的柵多晶硅上淀積帽蓋層；注入第一雜質(zhì)；去掉帽蓋層；注入第二雜質(zhì)。
7.根據(jù)權(quán)利要求6的方法，還包括步驟在注入第一雜質(zhì)之前設(shè)置第一掩模；在注入第一雜質(zhì)之后去掉第一掩模。
8.根據(jù)權(quán)利要求7的方法，還包括步驟在注入第二雜質(zhì)之前定位第二掩模；在注入第二雜質(zhì)之后去掉第二掩模。
9.根據(jù)權(quán)利要求8的方法，還包括步驟激活摻雜劑；以及降低柵區(qū)的電阻率。
10.根據(jù)權(quán)利要求9的方法，其中降低柵區(qū)電阻率的步驟包括步驟進(jìn)行柵硅化工藝。
11.根據(jù)權(quán)利要求6的方法，其中注入的第一雜質(zhì)為p+注入。
12.根據(jù)權(quán)利要求7的方法，其中注入的第二雜質(zhì)為n+注入。
13.根據(jù)權(quán)利要求6的方法，其中帽蓋層為氧化層。
14.根據(jù)權(quán)利要求11的方法，其中通過離子注入進(jìn)行p+注入。
15.根據(jù)權(quán)利要求12的方法，其中通過離子注入進(jìn)行n+注入。
16.根據(jù)權(quán)利要求14的方法，其中離子注入為硼離子注入。
17.根據(jù)權(quán)利要求15的方法，其中離子注入為砷離子注入。
18.一種改進(jìn)的亞微米MOSFET半導(dǎo)體器件，包括具有上表面的半導(dǎo)體基體；小于10nm厚的介質(zhì)層，位于所述上表面上，形成柵介質(zhì)元件；摻雜的半導(dǎo)體材料的柵電極，位于所述薄介質(zhì)層上，其中所述半導(dǎo)體基體上的表面電勢對所述柵電極敏感；將所述柵電極與所述半導(dǎo)體基體電隔離的裝置，所述裝置包括與所述柵介質(zhì)相鄰的所述柵電極的高電阻率部分，所述高電阻率部分具有足夠的摻雜濃度和導(dǎo)電類型，其中在器件工作期間，形成由柵介質(zhì)延伸到所述柵電極的高電阻率部分的耗盡層；其中在n+區(qū)為非簡并的同時(shí)，所述摻雜濃度足以減小p+區(qū)內(nèi)的氧化層電場。
19.根據(jù)權(quán)利要求18的器件，其中所述柵電極包括n+非簡并的摻雜柵區(qū)。
20.根據(jù)權(quán)利要求18的器件，其中所述柵電極包括p+非簡并的摻雜柵區(qū)。
全文摘要
一種MOSFET器件,利用柵耗盡效應(yīng)減少結(jié)區(qū)上的氧化層電場。由于n
文檔編號H01L29/40GK1200197SQ96197631
公開日1998年11月25日 申請日期1996年8月8日 優(yōu)先權(quán)日1995年8月25日
發(fā)明者U·施瓦克, W·漢施 申請人:西門子公司