專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體裝置，特別是涉及這樣一種半導體裝置(半導體集成電路裝置)。在這種半導體裝置中，信號輸入部分有放大電路，該放大電路包含一個或兩個或更多的絕緣柵型的晶體管諸如MOS晶體管，而且特別要說明的是這種裝置可以處理微信號(mi-cro signal)。
作為簡單的放大電路的一個結構性例子，在

圖1的電路圖中示出了用互補型MOS(以下稱之為CMOS)晶體管構成的倒相電路。即在圖1中，P溝MOS晶體管(以下，稱之為PMOS Tr)M1的源極被連接到VDD電源端子100上。PMOS Tr M1的漏極通常被連接到N溝MOS晶體管(以下稱之為NMOS Tr)M2的漏極上。NMOS Tr M2的源極被連到接地端子101上。PMOS TrM1和NMOS Tr M2的柵極通常被連接到輸入端子1上。PMOSTr M1的背柵(back gate)被連接到VDD電源端子100上。NMOS Tr M2的背柵被連到接地端子101上。這樣就構成了一個CMOS倒相器。由PMOS Tr M1和NMOS Tr M2構成的CMOS倒相器的輸出被連到內部電路的輸入上。該內部電路是以與由圖1中的PMOS Tr M1和NMOS Tr M2構成的CMOS倒相器相同的形式，由PMOS Tr M3和NMOS TrM4構成的CMOS倒相器。在這種情況下，輸入倒相器的PMOSTr M1和內部電路中的PMOS Tr M3，如圖2所示形成于同一N阱12上，而輸入倒相器的NMOS Tr M2和內部電路的NMOS Tr M4形成于同一P型基板15上。
在圖2中，參考數(shù)字2001表示形成于P型基板15中的一個n-區(qū)域。參考數(shù)字2002，2003，2004和2005分別表示形成于n-區(qū)域2001中的P+區(qū)。在圖2中，P+區(qū)2003將變成PMOS Tr M1的源區(qū)，P+區(qū)2005將變成PMOS Tr M3的源區(qū)，P+區(qū)2002將變成PMOS Tr M1的一個漏區(qū)，P+區(qū)2004將變成PMOS TrM3的一個漏區(qū)。參考數(shù)字2007，2008，2009和2010分別表示MOS晶體管們的柵極電極。2006和2015表示背柵。2011，2012，2013和2014表示n+區(qū)。在圖2中，n+區(qū)2011將變成NMPS TrM2的一個源區(qū)，n+區(qū)2013將成為NMOS Tr M4的一個源區(qū)，n+區(qū)2012將成為NMOS Tr M2的一個漏區(qū)，n+區(qū)2014將成為NMOS Tr M4的一個漏區(qū)。背柵2006被設置于n+區(qū)上以獲得n-區(qū)2001的電勢。背柵2015被設置于P+區(qū)上以獲得P型基板的電勢。
但是，在上述CMOS倒相器中，當處理微小幅度的信號時，重要的是CMOS倒相器的閾值電平和輸入信號的直流電平相一致。在CMOS的閾值電平稍微偏離開來的情況下，就表明存在有電路誤動作或者類似的事項。
本發(fā)明是有鑒于上述問題而形成的，而且目的是提供一種半導體裝置，它可以防止因信號放大電路的閾值電平和微輸入信號的直流電平之間的不同而引起的誤動作或類似的事項。
本發(fā)明的另外一個目的是提供一種即使對于更小的微信號也能進行正確動作的半導體裝置。
本發(fā)明的再一個目的是提供一種半導體裝置，在這種半導體裝置中，信號輸入部分由包括一個或兩個或更多的絕緣柵式晶體管的放大電路構成。其中信號輸入電路的一個絕緣柵型晶體管或者兩個或兩個以上的絕緣柵型晶體管中的至少一個是具有第一種傳導性溝道型的絕緣柵型晶體管，而且，第一種傳導性溝道型的絕緣柵型晶體管形成于這樣一個半導體區(qū)域中，這個區(qū)域與形成于非信號輸入部分的電路部分中的第一種傳導性溝道型的其他的絕緣柵型晶體管電氣絕緣。
本發(fā)明的再一個目的是提供一種半導體裝置，在這種裝置中，信號輸入部分由包括具有第一種傳導性溝道型的絕緣柵型晶體管和具有第二種傳導性溝道型的絕緣柵型晶體管的放大電路構成。其中第一種傳導性溝道型絕緣柵型晶體管形成于這樣的一個半導體區(qū)域中；該區(qū)域與形成于非信號輸入部分的電路部分中的別的第一種傳導性溝道型絕緣柵型晶體管之間電氣絕緣。
圖1的電路圖用于說明CMOS倒相器電路的一個例子。
圖2的垂直剖面圖示出了圖1的倒相器電路的一個構成情況的例子。
圖3，5和7是電路圖，每一電路圖用于說明本發(fā)明的CMOS倒相器的一個例子。
圖4，6和8分別是用于說明示于圖3，5和7中的CMOS倒相器電路的構造的例子的垂直剖視圖。
圖9的電路圖用于說明本發(fā)明應用到V—MOS電路中去時的構成情況的例子。
圖10的電路圖用于說明采用本發(fā)明的8位A/D轉換器的一個例子。
圖11是一個電路圖，用于說明圖10中高位兩位的運作的例子。
圖12是一時序圖，用于說明示于圖11的電路圖中的兩位的運作的例子。
圖13的電路圖示出的是把本發(fā)明應用于差分放大電路中去的情況。
依據(jù)本發(fā)明，從電路構成上說，具有在其中已形成了絕緣柵型晶體管的信號輸入部分的半導體區(qū)域被獨立地形成為和形成于非信號輸入部分中的具有相同的傳導性溝道型的絕緣柵型晶體管之間電氣絕緣。采用這樣一種構造，半導體區(qū)域的電位就可以獨立地進行控制，而且信號輸入部分的絕緣柵型晶體管的Vth(閾值電壓)也可受控，因而可以使具有信號放大電路的輸入部分的閾值與輸入微信號的直流電平相符合。
下邊將參照附圖對本發(fā)明的一個實施例進行詳細說明。
圖3和圖4分別示出了本發(fā)明第一個實施例的電路圖和垂直剖視圖，而且畫的是把本發(fā)明應用于示于圖1的電路構成時的情況。那些與圖1相同的部件標以相同的參考數(shù)字。
在圖3和圖4中，參考數(shù)字100表示電源端子；101表示接地端子；1是信號輸入端子；200表示輸出端子；M1和M3是PMOS晶體管；M2和M4是NMOS晶體管。輸入CMOS倒相器電路由PMOSTrM1和NMOS Tr M2構成，而內部CMOS倒相器電路則由PMOS Tr M3和NMOS Tr M4構成。PMOS Tr M1形成于N阱10中，PMOS Tr M3形成于N阱12中，而NMOS TrsM2和M4形成于P型基板15上。N阱10通過背柵2006—1被連到阱電位控制端子20上作為一個N+值。N阱12則通過背柵2006連到電源端子100上。P型基板15通過背柵2015連到接地端子101上作為一個P+值。
在上邊的構成中，當具有微幅度的信號被加到輸入端子1上的時候，則每當信號穿過輸入CMOS倒相器的閾值電壓時，信號就被傳送到下一級的內部電路(內部倒相器電路)上去。
在輸入到輸入CMOS倒相器上去的輸入電壓值接近于閾值值時，PMOS Tr和NMOS Tr都將工作在飽和區(qū)。它們的漏極電充分別可由下列等式求得。
IDp＝Kp(VDD－Vin＋VTp)2…(1)IDn＝Kn(Vin－VTn)2…(2)其中，VDD表示電源電壓；Vin為CMOS倒相器的閾值電壓；IDp為PMOS Tr的漏極電流；IDn表示NMOS Tr的漏極電流；K為常數(shù)；VT為MOS晶體管的閾值電壓。這些參數(shù)分別由下列等式給出。Kp=μpCox2WpLp----(3)]]>Kn=μnCox2WnLn---(4)]]>
其中μ表示載流子的遷移率；Cox表示氧化膜電容；(Wp/Lp)或(Wn/Ln)為PMOS Tr或NMOS Tr的尺寸；Wp和Wn為晶體管的寬度；Lp和Ln為晶體管的和長度。VTp=TTOp+γ(2φf+VSBp-2φf)---(5)]]>VTn=TTOn+γ(2φf+VSBn-2φf)---(6)]]>其中，TTO為VSB＝0時的閾值電壓(VTOp和VTOn分別表示PMOSTr NMOS Tr的閾值)。
φf為費米能級電位。
VSB為源和基板之間的電位(VSBn表示NMOS Tr的源—基極電位，VSBp表示PMOS Tr的源—基極電位)。
γ為一個參數(shù)。
假定在等式(1)和(2)中IDp＝IDn，則CMOS倒相器的閾值電壓可求得如下Vin=VDD+VTp+KnKpVTn1+KnKp----(7)]]>在第1個實施例中的阱電位端子20在方程式(5)中是用于控制VSBp的手段，它控制CMOS倒相器的閾值電壓以使之和微輸入信號的DC電平相一致，從而可以實現(xiàn)精確動作。用等式(7)所表述的CMOS倒相器的閾值電壓由于MOS Tr的尺寸的改變，工藝參數(shù)的改變等等原因將會產生變化。但是阱電位控制端子20可以修正這些化。
圖5和圖6示出了把本發(fā)明應用于其電路構成示于圖1的第2個實施例的情況。在圖5和圖6中，和圖1相同的部件都標上了相同的參考數(shù)字(同樣的規(guī)定也可以同樣地應用于后邊將要講述的那些實施例)。
在第2種實施例中，用n+埋層2060—1到2060—4形成了在其中形成有構成輸入CMOS倒相器NMOS Tr M2的P阱11和在其中形成有內部電路中NMOS Tr M4的P阱13，以進行電氣絕緣。P阱11通過P+區(qū)2015—1被連接到阱電位控制端子21上。P阱13通過P+區(qū)2015被連接到接地端子101上。因此，當和在其中只有構成輸入CMOS倒相器的PMOS TrM1的阱電位受控的第1個實施例相比時，第2個實施例是以這樣的形式構成的NMOS Tr M2的阱電位也可以同時受控。應用這么一種構造。輸入CMOS倒相器的閾值電壓可在一個廣闊的范圍內受控。在圖6中，參考數(shù)字2061—1和2061—2分別表示P+區(qū)。
圖7和圖8示出了把本發(fā)明應用于示于圖1的電路構成的第3個實施例時的情況。在第3個實施例中，分別進行了電絕緣的N阱10和12及P阱11和13形成于SOI基板上。該SOI基板具有形成于諸如半導體基板之類的基板8001上的一種絕緣層16，構成輸入CMOS倒相器的PMOS Tr M1形成于N阱10上，構成內部電路的PMOS Tr M3形成于N阱12上，構成輸入CMOS倒相器的NMOS Tr M2形成于P阱11上，構成內部電路的NMOSTr M4形成于P阱13上。N阱10和12分別被連接到阱電位控制端子20和電源端子100上。P阱11和13分別被連接到阱電位控制端子21和接地端子101上。應用這樣一種結構，輸入CMOS倒相器的閾值電壓可以以和第2個實施例相同的形式在一個廣闊的范圍內進行控制。
圖9示出了把本發(fā)明應用于第4個實施例的電路。這一實施例示出了把本發(fā)明用于V—MOS電路時的情況。在圖9中，參考數(shù)字9001，9002，9003，…，900n表示信號輸入端子，C1，C2，C3，…，Cn表示電容器。與電容的信號輸入端子相對的一側的端子通常被連接到分別由PMOS Tr M1和NMOS Tr M2構成的CMOS倒相器的一個輸入上。
當信號加到信號輸入端子9001到900n上時，分別用信號輸入把相應于信號輸入的電荷積累于電容器C1到Cn上。相當于所積累的電荷總量的一個信號被加到CMOS倒相器上。
參考數(shù)字500表示連接到CMOS倒相器的輸出上的一個內部電路；200是一個輸出端子；20和21是在其中分別形成了PMOSTr M1和NMOS Tr M2的阱的電位控制端子。
在上邊的結構中，由PMOS Tr M1和NMOS Tr M2構成的CMOS倒相器的輸入電壓幅度，在假定加到輸入端子1，2，3，…，n上的電壓被設置為V1，V2，V3，…Vn的情況下，將變成為如下式所示V1C1+V2C2+V3C3+···+VnCnC1+C2+C3+···+Cn]]>例如，當C1＝C2＝C3＝…＝Cn＝C時，就變?yōu)?n(V1+V2+V3+···Vn)]]>
當C1=12C2=14C3=···=12n-1Cn]]>時，上式就變?yōu)?2n-1(V1+2V2+4V3+···+2n-1Vn)]]>在V1＝V，V2＝V3＝…＝Vn＝0的情況下，倒相器的輸入幅度極大地減小為如下所示1nV,12n-1V]]>根據(jù)本發(fā)明，甚至在上述情況下，借助于合適地控制阱電位控制端子20和21上的電壓，使CMOS倒相器的閾值電壓與輸入DC電壓相一致，以使得允許精確地完成動作。
圖10是一個電路圖，它示出本發(fā)明的第5個實施例并示出了一個用上述V—MOS構成的多步式8位A/D(模擬—數(shù)字)轉換器的例子。
在圖10中，參考數(shù)字50到54表示本發(fā)明的CMOS倒相器；55到63是CMOS倒相器；200到204為數(shù)字輸出端子；C1到C17為電容器；1為模擬輸入端子。模擬輸入端子1被連到倒相器50的一個輸入上，同時還通過電容器C2，C5，C9和C7連接到倒相器51，52，53和54的輸入上。倒相器50的一個輸出通過倒相器55被連至數(shù)字輸出端(MSB)200，同時通過電容器C1，C4，C8和C16連至倒相器51，52，53和54的輸入上。倒相器51的一個輸出通過倒相器57被連至數(shù)字輸出端201，同時通過電容器C3，C7和C15連至倒相器52，53和54。在下文中，通過倒相器和電容器高位位依次地被連至低位倒相器的所有輸入上。于是從數(shù)字輸出端子200輸入進來的模擬信號就被變換成數(shù)字信號并被輸出出去。
為了簡化起見，現(xiàn)在將對示于圖11的高兩位在上述構造中的動作進行講述。當把一個比倒相器50的閾值電壓足夠低的電壓V1加到輸入端子1上的時候，數(shù)字輸出端子200通過倒相器50和55被指定為低電平。作為結果而產生的信號由倒相器56進行倒相。電容器C1的一個端點的電壓等于電源電壓。因此，在倒相器51的一個輸入點(a)上的電壓被設定為(設V1為參考電壓)電源電壓與V1之間的電位差除以電容器C1和C2的容量比所得到的如下所述的值。Va=V1+C1C1+C2(VDD-V1)]]>在這一時刻，由于電壓V1是足夠地低，所以電壓Va小于倒相器51的閾值電壓。以致于輸出端子201被指定為低電平。隨著V1的增加，Va也將增加。但是，由于V1＜Va，Va將首先超過倒相器51的閾值值。因此，輸出201首先被倒相并被設定為高電平。此外，當V1增加并超過了倒相器51的閾值值時，輸出200被倒相并被設定為高電平。在電容C1的一個端點的電壓就等于地電位。在這一時刻，(a)點的電位被設定為用C1和C2的電容比除V1所得到的下述值Va。Va=C2C1+C2V1]]>因為值Va小于倒相器51的閾值值，故倒相器51的信被倒相，致使輸出201被設定為低電平。當V1進一步增加時，Va將比例于值V1而增加。當Va超過了倒相器51的閾值值時，輸出201被倒相并被設定為高電平(參閱圖12)。
就如從實施例4將會清楚地弄明白的那樣，至于在上述結構中倒相器50到54的輸入電壓，隨著位的變低，電容分壓比減小了而且幅度減小了。因為在構成倒相器50到54的每一MOS Trs M1至M10都存在著寄生門電容，故加到每一倒相器上的電壓，如在圖12中用Va′所示的那樣，都會偏離DC電平一個偏移電壓VOS。在這種情況下，就如在圖12中用虛線V201所表示的那樣，在數(shù)字輸出的時刻存在著一個偏差，以致于會引起誤動作。
由于依據(jù)本發(fā)明在其中閾值值可被控制的CMOS到相器被用作倒相器50到54，故每一倒相器的閾值值都是可控的以便在每一級都和DC電平相一致，以此使得可以防止誤動作。
圖13的電路圖示出了本發(fā)明的第6個實施例并示出了本發(fā)明被應用于差分式放大電路時的情況。參考符號M11和M12表示NMOS Tr。NMOS Tr M11的一個柵極被連至信號輸入端子1上，一個漏極通過電阻R1被連至電源100，一個源極通過一個電流源501與N MOS Tr M12的一個源極一起被連至接地端子101上。NMOS Tr M12的一個柵極被連到信號輸入端子2上，而通過一個電阻R2把一個漏極連到電源100上。NMOS Tr M11和M12的漏極分別被連到內部電路500上。NMOS Tr M11和M12形成于阱內，該阱與包含于內部電路中的NMOS Trs電氣絕緣。這些阱被分別連接到阱電位控制端子20和21上。
在具有上述構成的差分放大電路中，輸入MOS Tr M11和M12的特性被設計為使之相同。但是當在生產時特性偏離開一個偏差量的情況下。閾值值可用控制端子20和21進行調節(jié)以使得可以防止誤動作。
一個在其中CMOS倒相器被用作信號放大手段的例子已示于第1到第5個實施例中，而一個在其中應用了差分放大電路的例子已示于第6個實施例中。但是，本發(fā)明還可以用于其他形式，只要放大電路是用于放大信號的手段。
作為被連到本發(fā)明的阱電位控制端子上的電源，可以是任意的構成，只要阱電位可以被控制為所希望的電位就行，但是，理想的是電壓幅度不大。因而一般地說來，理想的是用一個恒壓源。即便是應用了恒壓源時，顯然，電壓值的設定本身還可以是不同的以給出一個必需的電位。
此外，本發(fā)明不限上邊的實施例，而且在本發(fā)明的附屬的權利要求的宗旨和范圍之內可能有許多修改和變化。
如上所述，根據(jù)本發(fā)明，一種半導體集成電路裝置。在這種半導體集成電路裝置中，通過控制構成信號輸入手段的放大器的絕級柵型晶體管的閾值電壓，就可使之與輸入信號的DC電平相一致。
因而，可以防止電路的誤動作且即便是對更小的微信號也可進行精確的動作。
權利要求
1.一種包括具有放大電路的信號輸入部分的半導體裝置，該放大電路包含一個、兩個或多個的絕緣柵型晶體管。在這種裝置中所述信號輸入部分的所述一個絕緣柵型的晶體管或者上述兩個或兩個以上的絕緣柵型晶體管中的至少一個絕緣柵型晶體管是具有第一種傳導性溝道型的絕緣柵型晶體管，和所述第一種傳導性溝道型的絕緣柵型晶體管形成于一個半導體區(qū)域中，這個半導體區(qū)域和形成于非上述信號輸入部分的電路部分中的其他的第一種傳導性溝道型的絕緣柵型晶體管之間電氣絕緣。
2.如權利要求1的裝置，其中所述信號輸入部分有一放大電路，它含有具有第一種傳導性溝道型的所述絕緣柵型晶體管和具有不同于上述第一種傳導性溝道型的第二種傳導性溝道型的絕緣柵型晶體管。
3.如權利要求2的裝置，其中所述具有第二種傳導性溝道型的絕緣柵型晶體管形成于一個半導體區(qū)域中，該半導體區(qū)域與形成于非所述信號輸入部分的電路部分的、具有第二種傳導性溝道型的絕緣柵型晶體管之間電氣絕緣。
4.如權利要求2的半導體裝置，其中所述信號輸入部分的所述具有第一種傳導性溝道型的絕緣柵型晶體管與所述具有第二種傳導性溝道型的絕緣柵型晶體管構成一個互補型晶體管。
5.如權利要求3的半導體裝置，其中所述信號輸入部分的所述具有第一種傳導性溝道型的絕緣柵型晶體管與所述具有第二種傳導性溝道型的絕緣柵型晶體管構成一個互補型晶體管。
全文摘要
在一個包括具有放大電路的信號輸入部分的半導體裝置中(該放大電路含有一個、兩個或兩個以上的絕緣柵晶體管(MIS，Tr))，信號輸入部分的一個MIS Tr或者兩個或兩個以上的MIS Tr中的至少一個(M
文檔編號H01L27/12GK1135681SQ9610133
公開日1996年11月13日 申請日期1996年1月31日 優(yōu)先權日1995年1月31日
發(fā)明者大內朗弘, 大圖逸男, 坂下辛彥 申請人:佳能株式會社