專(zhuān)利名稱(chēng)：Bicmos電路中的mos邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種在集成BICMOS(開(kāi)關(guān))電路中的MOS邏輯電路。
BICMOS技術(shù)能有效地用于生產(chǎn)大規(guī)模集成電路，例如電視信號(hào)處理器。在模擬電路雙極部件及數(shù)字電路的芯片上就采用CMOS電路。
BICMOS是指在一塊芯片上同時(shí)應(yīng)用雙極和CMOS技術(shù)。CMOS是指互補(bǔ)金屬氧化物半導(dǎo)體。I2L是指集成注入邏輯電路。雙極技術(shù)、CMOS和I2L在例如1978年4月出版的《電子》雜志第129頁(yè)至130頁(yè)以及1978年5月出版的第97頁(yè)至98頁(yè)的“Arbeitsblatt(Working Paper)Nr.110”中有描述。
一個(gè)雙極I2L門(mén)電路包括一個(gè)NPN晶體管，它起一個(gè)開(kāi)關(guān)的作用，并且它的注入極由一個(gè)作為電流源的PNP晶體管控制。I2L門(mén)電路僅僅占用很小的基片面積，但是每個(gè)門(mén)電路的輸出端數(shù)目卻是非常有限的，例如僅有四個(gè)。此外，I2L邏輯電路對(duì)在地和注入極線上的電壓降落是非常敏感的。
與I2L門(mén)電路不同，CMOS門(mén)電路不易受干擾，但是對(duì)一個(gè)普通的CMOS門(mén)電路來(lái)說(shuō)，此相應(yīng)的一個(gè)I2L門(mén)電路需要更多的晶體管。
本發(fā)明的目的是展示一種用于集成(開(kāi)關(guān))電路的電路，該電路將I2L電路技術(shù)的優(yōu)點(diǎn)和CMOS電路技術(shù)的優(yōu)點(diǎn)有機(jī)地結(jié)合在一起。
這是通過(guò)本發(fā)明的以下技術(shù)特征實(shí)現(xiàn)的MOS邏輯門(mén)電路的構(gòu)成與I2L相類(lèi)似；邏輯門(mén)電路分別包括一個(gè)PMOS晶體管，它構(gòu)成一個(gè)電流源，并且邏輯門(mén)電路分別至少包括一個(gè)NMOS晶體管，它的控制輸入端與電流源相連，并且在控制輸入端至少有一個(gè)邏輯輸入信號(hào)，在分開(kāi)的輸出端有一個(gè)邏輯輸出信號(hào)；供給邏輯門(mén)電路的電流源的電流是可調(diào)的；邏輯電路的輸出端是分開(kāi)的漏極輸出端；邏輯門(mén)電路各自的PMOS晶體管一起由另一個(gè)PMOS晶體管提供電流，并且對(duì)這個(gè)PMOS晶體管連線，使之成為一個(gè)電流反射器(電流鏡)；邏輯門(mén)電路的源極接線端是以鏡像對(duì)稱(chēng)的方式排列的，并且分別被一個(gè)共同的N+擴(kuò)散區(qū)連接，N+擴(kuò)散區(qū)通過(guò)一個(gè)金屬連接端與地線相連。
問(wèn)題的解決基于這樣一個(gè)事實(shí)，即MOS門(mén)電路的電路結(jié)構(gòu)與I2L相似。這可以在用例如BICMOS技術(shù)制作的集成電路中實(shí)現(xiàn)。
通過(guò)在BICMOS電路中采用結(jié)構(gòu)與I2L相似的MOS門(mén)電路(以后稱(chēng)之為CWL或CWL技術(shù))有以下優(yōu)點(diǎn)與普通的CMOS邏輯電路相比，CWL邏輯電路有可能節(jié)省大約50％的芯片面積；CWL邏輯電路與T2L邏輯電路兼容；
CWL門(mén)電路對(duì)地和注入極線上的電壓波動(dòng)不敏感；由于使邏輯電路的響應(yīng)速度變慢，所以芯片上的相鄰模擬電路之間的擴(kuò)散干擾變小；如果例如許多I2L門(mén)電路被同時(shí)觸發(fā)，那么對(duì)帶有若干個(gè)并聯(lián)輸出端的一個(gè)I2L門(mén)電路來(lái)說(shuō)，就需要一個(gè)I2L觸發(fā)(控制)邏輯電路。由于輸出端的數(shù)目限制，例如四個(gè)，那么觸發(fā)邏輯電路便具有一種分支(樹(shù)枝形的)結(jié)構(gòu)，經(jīng)過(guò)幾個(gè)串聯(lián)的邏輯門(mén)電路時(shí)產(chǎn)生相應(yīng)的暫時(shí)延遲，并且該觸發(fā)邏輯電路在芯片上還要占用相應(yīng)的空間。然而，CWL門(mén)電路能夠帶例如二十個(gè)輸出端。這樣一種觸發(fā)邏輯電路相應(yīng)地簡(jiǎn)化了，從而并聯(lián)的輸出端數(shù)目基本上僅僅受由此形成的負(fù)載能力和所需速度的限制；CWL邏輯電路的電路設(shè)計(jì)可以很容易地采用符號(hào)布局。
以下將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行說(shuō)明，這些附圖是

圖1——一個(gè)CWL門(mén)電路結(jié)構(gòu)；圖2——一個(gè)帶有四個(gè)輸出端的CWL反相器的布局；圖3——四個(gè)CWL反相器結(jié)合在一起的布局；圖4——根據(jù)表1的一個(gè)解碼邏輯電路的布線圖。
具有一個(gè)輸入端(11)和幾個(gè)輸出端(121、122、129)的一個(gè)CWL門(mén)電路的結(jié)構(gòu)示于圖1之中。這里可以有例如多于二十個(gè)的這種相應(yīng)的輸出端。相應(yīng)的輸出N-MOS晶體管(131、132、139)連接在一起，一方面，它們各自的源極與地線(16)相連，另一方面，它們各自的柵極與輸入端(11)相連。它們各自的漏極形成多個(gè)漏極輸出端(121、122、129)。
通過(guò)幾個(gè)在輸入端(11)《外部送入的、圖中尚未畫(huà)出的信號(hào)，以多個(gè)輸入“與非”連接形式或者通過(guò)一個(gè)在輸入端(11)從外部送入的信號(hào)，以一個(gè)“非”連接形式，從輸出端(121、122、129)產(chǎn)生信號(hào)。一個(gè)P-MOS晶體管(17)的漏極提供一個(gè)注入N-MOS晶體管(131、132、139)柵極的注入電流(18)，P-MOS晶體管(17)的源極與電壓源(14)相連，它的柵極與基極電流(15)相連?；鶞?zhǔn)電流(15)(以下稱(chēng)為I偏流)決定注入電流(18)的幅度，例如在0.1～10毫安的范圍內(nèi)。
基準(zhǔn)電流(15)也可以例如由另一個(gè)PMOS晶體管提供，該P(yáng)MOS晶體管經(jīng)連線后成為電流反射器(電流鏡)，并與I偏流連接端(15、25、351、352)相連。該P(yáng)MOS晶體管的結(jié)構(gòu)與圖1的PMOS晶體管(17)相同。因此，這種晶體管的柵極電壓的制造誤差自動(dòng)得到校正。
因此，一個(gè)CWL邏輯門(mén)電路的特點(diǎn)是在輸入端(11)有一個(gè)電源(17，18)，以及多個(gè)開(kāi)路漏極輸出端(121，122，129)。采用從外部饋送信號(hào)的方式，輸入端(11)形成一個(gè)CMOS與門(mén)邏輯電路。
圖2表示根據(jù)圖1所示電路制成的CWL門(mén)電路的實(shí)際布局，它位于一個(gè)提供電壓的金屬電極(24)和一個(gè)接地的金屬電極(26之間。此外，還有輸入端金屬電極(21)和四個(gè)輸出端金屬電極(221，222、223、239)，以及由多晶硅制成的I偏流接線端(25)。
標(biāo)號(hào)271至279分別表示CWL門(mén)電路的不同區(qū)域
標(biāo)號(hào)271埋置擴(kuò)層標(biāo)號(hào)272外延區(qū)標(biāo)號(hào)273活性區(qū)標(biāo)號(hào)274P+型擴(kuò)散標(biāo)號(hào)275N-型擴(kuò)散標(biāo)號(hào)276N+型擴(kuò)散標(biāo)號(hào)277多晶硅標(biāo)號(hào)278金屬和多晶硅接觸標(biāo)號(hào)279金屬化層。
圖3表示根據(jù)圖2結(jié)構(gòu)做成的四個(gè)毗連的CWL門(mén)電路。兩個(gè)電的接地端(361、362)和兩個(gè)門(mén)電路的I偏流接線端(351、352)是分別連在一起的。
所有四個(gè)門(mén)電路的供電電極(34)也同樣連在一起。對(duì)應(yīng)于輸入電極(31)的四個(gè)輸入電極分別相當(dāng)于圖2所示門(mén)電路中的輸入電極(21)，對(duì)應(yīng)于四個(gè)輸出電極(321、322、323、329)的十六個(gè)輸出電極分別相當(dāng)于圖2所示門(mén)電路中的四個(gè)輸出電極(221、222、223、229)。
通過(guò)移動(dòng)芯片上的門(mén)電路連接端，可以大大簡(jiǎn)化CWL門(mén)電路的布線。
如果例如圖2和圖3所示的門(mén)電路在一塊芯片上互相毗鄰，并且圖2所示的門(mén)電路的輸入端(21)和圖3所示的門(mén)電路的輸出端(37)相連，那么圖2所示的門(mén)電路的輸入端(21)可以很方便地移向輸出端(229)的位置。因此，第一門(mén)電路的輸入端(21)直接與圖3所示門(mén)電路的輸出端(37)毗鄰，并且二者之間的連線非常短。
在圖2和圖3中可以看到，每個(gè)門(mén)電路的源極接線端是以鏡像對(duì)稱(chēng)H-形式N+型擴(kuò)散結(jié)構(gòu)的方式連接在一起的，并且每個(gè)門(mén)電路或兩個(gè)門(mén)電路只有這個(gè)共同的源區(qū)，通過(guò)一個(gè)金屬連接端與地(26、361、362)相連。此外，圖3中所有四個(gè)門(mén)電路有共同的電源金屬接線端(34)。采用這些措施進(jìn)一步大大減小了所需的芯片面積，并且在門(mén)電路互相之間的連線方面提供了更大的自由度。
因此，更復(fù)雜的邏輯電路，比如像＝二進(jìn)制-十進(jìn)制解碼器，也可以在很小的線路損耗情況下非常方便地實(shí)現(xiàn)。這種解碼器的邏輯輸入(a、b、c、d)和輸出(A、B、C、D、E、F、G、H、I、J)信號(hào)在表1中給出。
表 1a b c d· A B C D E F G H I J-- -- -- - -- -- -- -- -- -- -- -- -- --0 0 0 0 0 0 0 0 0 0 0 0 0 10 0 0 1 0 0 0 0 0 0 0 0 1 00 0 1 0 0 0 0 0 0 0 0 1 0 00 0 1 1 0 0 0 0 0 1 1 0 0 00 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 0圖4是上述解碼器的布線圖的一部分。圖中畫(huà)出了八個(gè)邏輯門(mén)電路(41)的八個(gè)邏輯門(mén)電路輸入端(a、b、c、d和a、b、c、d、)，每個(gè)輸入端都有相應(yīng)的金屬接點(diǎn)。四個(gè)邏輯門(mén)電路的輸入端(a、b、c、d)對(duì)應(yīng)于表1中的邏輯輸入信號(hào)a、b、c、d。此外，圖中還畫(huà)出了邏輯門(mén)電路輸出端的十條連線中的五條(42)和十個(gè)解碼器輸出端中的五個(gè)(F、G、H、I、J)，它們分別對(duì)應(yīng)表1中的邏輯輸出信號(hào)(A至J)。
此外，各個(gè)邏輯門(mén)電路(41)的輸出端的金屬接點(diǎn)位于八個(gè)邏輯門(mén)電路輸入端(a、b、c、d和a、b、c、d)上面的連線(42)上。邏輯門(mén)電路(41)的四個(gè)輸入端(a、b、c、d)中總有一個(gè)分別和邏輯門(mén)電路(41)的另外四個(gè)輸入端(a、b、c、d)中的對(duì)應(yīng)的一個(gè)相連。
解碼器的邏輯輸出信號(hào)(A至J)以下面的方式生成A＝a+b+c+dB＝a+b+c+dC＝a+b+c+dC＝a+b+c+dD＝a+b+c+dE＝a+b+c+dF＝a+b+c+dG＝a+b+c+dH＝a+b+c+dI＝a+b+c+dJ＝a+b+c+d
權(quán)利要求
1.在集成BICMOS(開(kāi)關(guān))電路中的MOS邏輯電路，其特征在于MOS邏輯門(mén)電路(圖1至圖3)的構(gòu)成與I2L(圖1)相類(lèi)似。
2.根據(jù)權(quán)利要求1的MOS邏輯電路，其特征在于邏輯門(mén)電路(圖1至圖3)分別包括一個(gè)PMOS晶體管(17)，它構(gòu)成一個(gè)電流源，并且邏輯門(mén)電路(圖1至圖3)分別至少包括一個(gè)NMOS晶體管(131、132至139)，它的控制輸入端與電流源相連，并且在控制輸入端至少有一個(gè)邏輯輸入信號(hào)(11)，在開(kāi)路輸出端(121、122至129)有一個(gè)邏輯輸出信號(hào)。
3.根據(jù)權(quán)利要求2的MOS邏輯電路，其特征在于供給邏輯門(mén)電路(圖1至圖3)的電流源的電流(18)是可調(diào)的。
4.根據(jù)權(quán)利要求2和/或3的MOS邏輯電路，其特征在于輸出端(121、122至129)是開(kāi)路漏極輸出端。
5.根據(jù)以上一個(gè)或幾個(gè)權(quán)利要求的MOS邏輯電路，其特征在于邏輯門(mén)電路(圖1至圖3)各自的PMOS晶體管(17)一起由另一個(gè)PMOS晶體管提供電流，并且對(duì)這個(gè)PMOS晶體管連線，使之成為一個(gè)電流反射器(電流鏡)。
6.根據(jù)以上一個(gè)或幾個(gè)權(quán)利要求的MOS邏輯電路的布局，其特征在于邏輯門(mén)電路(圖2至圖3)的源極接線端是以鏡像對(duì)稱(chēng)的方式排列的，并且分別被一個(gè)共同的N+擴(kuò)散區(qū)連接，N+擴(kuò)散區(qū)通過(guò)一個(gè)金屬連接端與某個(gè)區(qū)域中的地線(26、361、362)相連，該區(qū)域位于芯片外部，為各個(gè)邏輯門(mén)電路安置輸入端和輸出端(21、221、222、223、229、31、321、322、323、329、37)。
全文摘要
與雙極(開(kāi)關(guān))電路中的I2L邏輯電路相比，BICMOS(開(kāi)關(guān))電路中的CMOS邏輯電路需要相對(duì)多的晶體管。由于采用改進(jìn)的類(lèi)似于I2L(CWL邏輯電路)的MOS門(mén)電路，MOS邏輯電路所需的空間顯著減小，而已知的對(duì)干擾電壓的敏感程度卻不變。由于使邏輯電路的響應(yīng)速度變慢，所以芯片上毗鄰的模擬電路之間的擴(kuò)散干擾變小。
文檔編號(hào)H01L27/06GK1051277SQ9010861
公開(kāi)日1991年5月8日 申請(qǐng)日期1990年10月24日 優(yōu)先權(quán)日1989年10月25日
發(fā)明者魯?shù)婪颉た瞬锎? 庫(kù)諾·萊恩斯, 菲利蒲·拉尼考爾 申請(qǐng)人:德國(guó)索姆森-布蘭特有限公司