本發(fā)明涉及圖像傳感器領(lǐng)域，特別是涉及一種低噪聲高靈敏度堆疊式cmos圖像傳感器全局曝光像素單元的結(jié)構(gòu)及其形成方法。

背景技術(shù)：

圖像傳感器是指將光信號轉(zhuǎn)換為電信號的裝置，通常大規(guī)模商用的圖像傳感器芯片包括電荷耦合器件(ccd)和互補金屬氧化物半導體(cmos)圖像傳感器芯片兩大類。

cmos圖像傳感器和傳統(tǒng)的ccd傳感器相比具有低功耗、低成本以及與cmos工藝兼容等特點，因此得到越來越廣泛的應用?，F(xiàn)在cmos圖像傳感器不僅用于微型數(shù)碼相機(dsc)、手機攝像頭、攝像機和數(shù)碼單反(dslr)等消費電子領(lǐng)域，而且在汽車電子、監(jiān)控、生物技術(shù)和醫(yī)學等領(lǐng)域也得到了廣泛的應用。

為了監(jiān)控高速物體，cmos圖像傳感器需要使用全局曝光的像素單元，全局曝光式電子快門的每一行在同一時間曝光，然后同時將電荷信號存儲在像素單元的存儲電容節(jié)點上，最后將存儲節(jié)點的信號逐行輸出。由于所有行在同一時間進行曝光，所以不會造成拖影現(xiàn)象。

在實際應用中，根據(jù)每個像素單元使用晶體管的數(shù)目，全局曝光像素單元有4t、5t、6t、8t和12t等。雖然各種像素單元中的晶體管數(shù)目不同，但它們對其中的存儲電容的防漏光要求是相同的。

請參閱圖1，圖1是現(xiàn)有的一種8t全局曝光像素單元的電路結(jié)構(gòu)。如圖1所示，以8t全局曝光像素單元為例，電荷存儲節(jié)點就是其中的mos電容c1和c2。存儲節(jié)點的光源寄生響應是指存儲節(jié)點電容對入射光的寄生響應。對于像素單元而言，入射到像素單元表面的光線如果入射到存儲節(jié)點c1和c2上，存儲節(jié)點c1和c2在入射光的照射下，也可以像光電二極管一樣產(chǎn)生光電響應。由于入射光的照射而在存儲節(jié)點c1和c2上產(chǎn)生的電荷，會影響原來存儲在上面的由光電二極管產(chǎn)生的電壓信號，因而造成了信號的失真。

由于手機、筆記本電腦等便攜式設(shè)備的普及，需要的管芯越來越小型化，但功能卻越來越復雜和全面。為了滿足在一定的芯片面積內(nèi)實現(xiàn)復雜功能的要求，我們可以采用堆疊式芯片結(jié)構(gòu)，即通過硅片之間的鍵合、減薄和劃片等工藝將不同功能的芯片堆疊在一起。這樣就可以在不增加芯片面積的情況下將不同功能的芯片組合在一起。芯片堆疊技術(shù)可以同時節(jié)約芯片的面積和提高性能，這種將兩種或兩種以上芯片堆疊在一起的技術(shù)也就是3d(threedimension)堆疊芯片技術(shù)。

以cmos圖像傳感器芯片為例，其通常包括用于感光的圖像傳感器陣列以及信號控制、讀出和處理等邏輯電路。使用3d堆疊芯片技術(shù)，我們可以在一塊芯片上形成用于感光的像素單元陣列結(jié)構(gòu)，而在另一塊芯片上形成信號控制、讀出和處理電路；然后，將這兩種不同的芯片通過混合式鍵合工藝堆疊在一起，形成一塊完整的cmos圖像傳感器芯片。全局曝光像素單元和堆疊式芯片技術(shù)相結(jié)合，可以在較小的芯片面積上實現(xiàn)全局曝光的功能，是cmos圖像傳感器未來應用的一個重要方向。

由于使用堆疊式結(jié)構(gòu)，入射光線必須從硅襯底進入感光陣列，因此堆疊式全局曝光像元必須同時使用背照式工藝。

請參閱圖2，圖2是傳統(tǒng)的使用背照堆疊式工藝的一種全局像素單元結(jié)構(gòu)示意圖。如圖2所示，位于堆疊式全局像素單元結(jié)構(gòu)上部的第一芯片100為圖像傳感器的感光陣列芯片，位于結(jié)構(gòu)下部的第二芯片200是信號控制、讀出和處理電路芯片。在第二芯片的硅襯底204上形成有數(shù)字和模擬電路晶體管205，以及形成于介質(zhì)層203中的互連層202。第一芯片和第二芯片之間通過最頂層的金屬壓焊點107、201、并使用混合式鍵合的方式實現(xiàn)連接。入射光線(如圖示斜向下的虛線箭頭所指)從第一芯片背面的硅襯底103進入光電二極管感光區(qū)域102。

上述圖1中的電荷存儲節(jié)點，就是圖2位于第一芯片中的mos電容104-106。cmos工藝中的mos存儲電容通常包括mos常規(guī)電容和mos變?nèi)蓦娙荩籱os電容按照摻雜類型又可以分為n型和p型兩種結(jié)構(gòu)。以mos變?nèi)蓦娙轂槔?，圖2中的mos電容104-106為一個在p型硅襯底103上形成的兩端器件。其中，電容上極板106為n型多晶，電容下極板104為n型摻雜區(qū)，在上、下極板之間是電容介質(zhì)層105。

為了減小存儲節(jié)點的光源寄生響應，當采用傳統(tǒng)的前照式非堆疊工藝時，在存儲節(jié)點上面可以使用完全不透光的金屬屏蔽層來防止入射光線的影響，因此入射光不會造成電容上存儲信號的失真。但在使用堆疊式工藝時，全局曝光像素單元中需要使用背照式工藝，即光線是從硅片的背面進入感光區(qū)域。如圖2所示，有一定入射角度的入射光僅在用于像素單元之間防止串擾的金屬隔離101上被反射(如圖示斜向上的虛線箭頭所指)，由于電容下極板的周邊區(qū)域為硅襯底，而硅襯底是透光的，因此有部分光線還是會通過硅襯底入射到存儲電容即mos電容的下極板，影響mos電容上存儲的電荷信號，從而造成存儲信號失真。

此外，由于mos電容的下極板104和用于像素單元感光的光電二極管102同時位于第一芯片的硅襯底103中，為了保證像素單元的靈敏度，我們希望盡量增加感光區(qū)域即光電二極管的面積，因此mos電容的面積受到光電二極管的限制，即mos電容的電容值受到了限制，也就是無法有效減小像素單元的讀出噪聲。同時，光電二極管的面積也受到電容下極板的限制，下極板占據(jù)的硅襯底部分無法用于感光，影響了像素單元的靈敏度。

因此，需要設(shè)計一種在使用背照工藝的堆疊式全局像素單元中，既能避免入射光對全局像元存儲電容中電荷信號產(chǎn)生影響，同時又能增加存儲電容電容值和提高像素單元靈敏度的全局像素單元新結(jié)構(gòu)及其形成方法。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種低噪聲高靈敏度全局像素單元結(jié)構(gòu)及其形成方法。

為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

一種低噪聲高靈敏度全局像素單元結(jié)構(gòu)，包括在豎直方向上下排布的第一芯片和第二芯片；

所述第一芯片設(shè)置于第一硅襯底上，其包括：

所述第一硅襯底正面從上往下依次設(shè)置的各像素單元的光電二極管、位于第一硅襯底正面表面的第一后道介質(zhì)層、位于第一后道介質(zhì)層下方的第一頂層介質(zhì)層、位于第一頂層介質(zhì)層下方的第一粘合層；

設(shè)于第一后道介質(zhì)層的第一后道金屬互連層、第一通孔，設(shè)于第一頂層介質(zhì)層和第一粘合層的第一金屬鍵合點，第一金屬鍵合點通過第一通孔連接第一后道金屬互連層，所述第一金屬鍵合點的底部表面與第一粘合層的底部表面平齊；

垂直設(shè)于每個光電二極管下方第一后道介質(zhì)層、第一頂層介質(zhì)層和第一粘合層的一組交替排列的電容下極板、電容上極板，各電容下極板的上端共同連接設(shè)于第一后道介質(zhì)層的電容下極板引出，各電容下極板、電容上極板的下端表面與第一粘合層的底部表面平齊；

所述第一硅襯底背面設(shè)置的金屬隔離結(jié)構(gòu)，所述金屬隔離結(jié)構(gòu)位于各像素單元之間，并在各光電二極管上方形成開口；

所述第二芯片設(shè)置于第二硅襯底上，其包括：

所述第二硅襯底正面從下往上依次設(shè)置的各像素單元的信號控制、讀出和處理電路、位于第二硅襯底正面表面的第二后道介質(zhì)層、位于第二后道介質(zhì)層上方的第二頂層介質(zhì)層、位于第二頂層介質(zhì)層上方的第二粘合層；

設(shè)于第二后道介質(zhì)層的第二后道金屬互連層、第二通孔，設(shè)于第二頂層介質(zhì)層和第二粘合層的第二金屬鍵合點，第二金屬鍵合點通過第二通孔連接第二后道金屬互連層，所述第二金屬鍵合點的頂部表面與第二粘合層的頂部表面平齊；

垂直設(shè)于第二頂層介質(zhì)層、第二粘合層并與每個電容下極板一一對應的第一頂層金屬和與每個電容上極板一一對應的第二頂層金屬，每個第二頂層金屬的下端分別通過一個第三通孔共同連接設(shè)于第二后道介質(zhì)層的電容上極板引出，各第一頂層金屬、第二頂層金屬的上端表面與第二粘合層的頂部表面平齊；

所述第一金屬鍵合點的底部表面與第二金屬鍵合點的頂部表面相連接，所述電容下極板的下端表面與第一頂層金屬的上端表面相連接，所述電容上極板的下端表面與第二頂層金屬的上端表面相連接；所述第一粘合層的底部表面與第二粘合層的頂部表面相連接。

優(yōu)選地，所述電容下極板引出與第一后道金屬互連層中的第一層金屬互連層同層，所述電容上極板引出與第二后道金屬互連層的最上層金屬互連層同層。

優(yōu)選地，所述電容下極板引出在豎直方向上將各電容下極板、上極板、電容上極板引出遮蔽。

優(yōu)選地，電容下極板引出和電容上極板引出水平設(shè)置，構(gòu)成一對電容結(jié)構(gòu)，并與垂直設(shè)置的電容下極板、第一頂層金屬和電容上極板、第二頂層金屬、第三通孔一起組成立體垂直電容結(jié)構(gòu)。

優(yōu)選地，所述電容上極板的上端與電容下極板引出的下表面之間具有第一刻蝕阻擋層，所述第一頂層金屬的下端表面與電容上極板引出的上表面之間具有第二刻蝕阻擋層。

一種上述的低噪聲高靈敏度全局像素單元結(jié)構(gòu)的形成方法，包括第一芯片、第二芯片的制備及連接；其中，

所述第一芯片的制備包括：

提供一第一硅襯底，在所述第一硅襯底上使用常規(guī)的cmos前道制造工藝形成構(gòu)成像素單元結(jié)構(gòu)的光電二極管、傳輸晶體管柵極結(jié)構(gòu)；

在所述第一硅襯底表面形成第一后道介質(zhì)層，使用后道制造工藝在所述第一后道介質(zhì)層中形成第一通孔、第一后道金屬互連層以及電容下極板引出結(jié)構(gòu)；

在所述第一后道介質(zhì)層上依次形成第一頂層介質(zhì)層和第一粘合層，然后在第一頂層介質(zhì)層和第一粘合層中通過大馬士革工藝形成用于形成第一金屬鍵合點的溝槽圖形；

通過光刻和刻蝕工藝，在第一粘合層、第一頂層介質(zhì)層和第一后道介質(zhì)層中形成用于形成電容下極板、電容上極板的溝槽結(jié)構(gòu)；

隨后，通過光刻和刻蝕工藝，對電容下極板溝槽繼續(xù)進行刻蝕，并使刻蝕停止在電容下極板引出上；

在電容下極板、電容上極板溝槽和第一金屬鍵合點溝槽內(nèi)進行金屬的填充，形成電容下極板、電容上極板和第一金屬鍵合點，并進行化學機械拋光，形成平坦化的第一粘合層表面；

所述第二芯片的制備包括：

提供一第二硅襯底，在所述第二硅襯底上使用前道制造工藝形成各像素單元的信號控制、讀出和處理電路，包括形成淺槽隔離、數(shù)字和模擬電路晶體管結(jié)構(gòu)；

在所述第二硅襯底表面形成第二后道介質(zhì)層，使用后道制造工藝在所述第二后道介質(zhì)層中形成第二通孔、第二后道金屬互連層、電容上極板引出，以及連接在電容上極板引出上表面上的第三通孔結(jié)構(gòu)；

在所述第二后道介質(zhì)層上依次形成第二頂層介質(zhì)層和第二粘合層，然后在第二頂層介質(zhì)層和第二粘合層中通過大馬士革工藝形成用于形成第二金屬鍵合點的溝槽圖形；

通過光刻和刻蝕工藝，在第二粘合層、第二頂層介質(zhì)層中形成用于形成第一頂層金屬、第二頂層金屬的溝槽結(jié)構(gòu)；

隨后，通過光刻和刻蝕工藝，對第二頂層金屬溝槽繼續(xù)進行刻蝕，并使刻蝕停止在第三通孔上；

在第一頂層金屬、第二頂層金屬溝槽和第二金屬鍵合點溝槽內(nèi)進行金屬的填充，形成第一頂層金屬、第二頂層金屬和第二金屬鍵合點，并進行化學機械拋光，形成平坦化的第二粘合層表面；

將上述第一芯片的第一粘合層表面與第二芯片的第二粘合層表面相對，并使第一金屬鍵合點圖形與第二金屬鍵合點圖形對準，以及使電容下極板圖形與第一頂層金屬圖形對準、電容上極板圖形與第二頂層金屬圖形對準，然后，進行第一芯片、第二芯片的堆疊和退火，分別通過第一粘合層和第二粘合層、第一金屬鍵合點和第二金屬鍵合點、電容下極板和第一頂層金屬、電容上極板和第二頂層金屬將第一芯片和第二芯片粘合在一起，并形成第一芯片與第二芯片之間的電連接；

最后，在第一硅襯底背面全片淀積隔離層金屬，然后通過光刻和刻蝕工藝，形成像素單元之間的金屬隔離結(jié)構(gòu)。

優(yōu)選地，制備第一芯片時，在第一后道金屬互連層中的第一層金屬互連層同層制備電容下極板引出；制備第二芯片時，在第二后道金屬互連層的最上層金屬互連層同層制備電容上極板引出。

優(yōu)選地，制備第一芯片時，至少在電容下極板引出的表面覆蓋一層第一刻蝕阻擋層，作為刻蝕電容上極板溝槽時的刻蝕阻擋層；制備第二芯片時，至少在電容上極板引出的表面覆蓋一層第二刻蝕阻擋層，作為刻蝕第一頂層金屬溝槽時的刻蝕阻擋層。

優(yōu)選地，所述第一粘合層、第二粘合層由氮氧化硅、氧化硅、氮化硅或碳化鈣中的一種或其組合形成的復合結(jié)構(gòu)構(gòu)成。

優(yōu)選地，在第一硅襯底背面全片淀積隔離層金屬之前，還包括先使用背照式工藝的硅襯底減薄工藝，通過研磨將第一芯片的第一硅襯底背面減薄至需要的厚度。

從上述技術(shù)方案可以看出，本發(fā)明通過采用背照工藝和3d堆疊方式，在第一芯片和第二芯片后道介質(zhì)層中的互連金屬之間形成交替排列的垂直電容結(jié)構(gòu)，以取代原有位于第一芯片硅襯底中的mos電容，使電容的面積可以占據(jù)除了用于第一芯片和第二芯片連接的正常金屬鍵合點以外的全部區(qū)域，因此可以大幅增加電容的有效面積，從而增加了全局曝光像素單元的存儲電容值，并有效降低了讀出噪聲；同時，由于在電容上、下極板上方使用了不透光的電容下極板引出結(jié)構(gòu)，因而避免了穿透硅襯底和后道介質(zhì)層的入射光線對電容存儲信號的影響；此外，由于無需再在第一芯片的硅襯底中形成mos電容結(jié)構(gòu)，因而光電二極管的感光區(qū)域可以增加至原來mos電容占據(jù)的位置，從而提高了像素單元的靈敏度。

附圖說明

圖1是現(xiàn)有的一種8t全局曝光像素單元的電路結(jié)構(gòu)；

圖2是傳統(tǒng)的使用背照堆疊式工藝的一種全局像素單元結(jié)構(gòu)示意圖；

圖3是本發(fā)明一較佳實施例的一種低噪聲高靈敏度全局像素單元結(jié)構(gòu)示意圖；

圖4-圖10是根據(jù)本發(fā)明一較佳實施例的一種低噪聲高靈敏度全局像素單元結(jié)構(gòu)的形成方法制備全局像素單元結(jié)構(gòu)時的工藝步驟示意圖。

具體實施方式

下面結(jié)合附圖，對本發(fā)明的具體實施方式作進一步的詳細說明。

需要說明的是，在下述的具體實施方式中，在詳述本發(fā)明的實施方式時，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說明，特對附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進行了局部放大、變形及簡化處理，因此，應避免以此作為對本發(fā)明的限定來加以理解。

在以下本發(fā)明的具體實施方式中，請參閱圖3，圖3是本發(fā)明一較佳實施例的一種低噪聲高靈敏度全局像素單元結(jié)構(gòu)示意圖。如圖3所示，本發(fā)明的一種低噪聲高靈敏度全局像素單元結(jié)構(gòu)，包括以堆疊方式在豎直方向上進行上、下排布的第一芯片300和第二芯片400，形成本發(fā)明具有3d立體結(jié)構(gòu)的低噪聲高靈敏度全局像素單元結(jié)構(gòu)。

請參閱圖3。位于堆疊結(jié)構(gòu)上方的所述第一芯片300設(shè)置于第一硅襯底302上。在第一芯片中，從所述第一硅襯底302正面從上往下依次設(shè)置有各像素單元的光電二極管304、位于第一硅襯底正面表面的第一后道介質(zhì)層305、位于第一后道介質(zhì)層下方的第一頂層介質(zhì)層310、位于第一頂層介質(zhì)層下方的第一粘合層312。在第一硅襯底表面還可設(shè)置有構(gòu)成像素單元結(jié)構(gòu)的傳輸晶體管柵極303結(jié)構(gòu)。

在上述的第一后道介質(zhì)層305中設(shè)置有第一后道金屬互連層314、第一通孔313。第一后道金屬互連層可根據(jù)需要設(shè)置多層，各層之間可通過第一通孔進行連接。在第一頂層介質(zhì)層和第一粘合層中設(shè)置有第一金屬鍵合點311；第一金屬鍵合點311通過第一通孔313連接第一后道金屬互連層314，第一后道金屬互連層314再連接第一芯片300中各像素單元的對應電路。

所述第一金屬鍵合點的底部表面與第一粘合層的底部表面相平齊，以利于與第二芯片進行粘合。

在每個光電二極管下方的第一后道介質(zhì)層、第一頂層介質(zhì)層和第一粘合層中都垂直設(shè)置有一組交替排列的電容下極板308、電容上極板309，即電容下極板308與電容上極板309交替間隔設(shè)置若干對。各電容下極板308的上端共同連接設(shè)于第一后道介質(zhì)層的電容下極板引出306。各電容下極板、電容上極板的下端表面與第一粘合層的底部表面平齊，以利于與第二芯片進行粘合。

在所述第一硅襯底302的背面設(shè)置有金屬隔離301結(jié)構(gòu)。所述金屬隔離301結(jié)構(gòu)位于各像素單元之間，并在各光電二極管304上方形成開口，以便引導光線從該開口進入并照射至所述光電二極管。

請繼續(xù)參閱圖3。位于堆疊結(jié)構(gòu)下方的所述第二芯片400設(shè)置于第二硅襯底409上。在第二芯片中，從所述第二硅襯底409正面從下往上依次設(shè)置有各像素單元的信號控制、讀出和處理電路、位于第二硅襯底正面表面的第二后道介質(zhì)層408、位于第二后道介質(zhì)層上方的第二頂層介質(zhì)層403、位于第二頂層介質(zhì)層上方的第二粘合層401。其中，各像素單元的信號控制、讀出和處理電路中可包括數(shù)字和模擬電路晶體管411等結(jié)構(gòu)，并以淺槽隔離410結(jié)構(gòu)進行電性隔絕。

在第二后道介質(zhì)層408中設(shè)置有第二后道金屬互連層412、第二通孔413。第二后道金屬互連層可根據(jù)需要設(shè)置多層，各層之間可通過第二通孔進行連接。在第二頂層介質(zhì)層和第二粘合層中設(shè)置有第二金屬鍵合點402；第二金屬鍵合點402通過第二通孔413連接第二后道金屬互連層412，第二后道金屬互連層412再連接第二芯片400中各像素單元的對應電路。所述第二金屬鍵合點的頂部表面與第二粘合層的頂部表面平齊，以利于與第一芯片進行粘合。

在第二頂層介質(zhì)層、第二粘合層中垂直設(shè)有與第一芯片中每個電容下極板308一一對應的第一頂層金屬404；在每兩個第一頂層金屬404之間還設(shè)有與第一芯片中每個電容上極板309一一對應的第二頂層金屬405。從而第一頂層金屬404和第二頂層金屬405也像電容下極板308和電容上極板309一樣地交替間隔設(shè)置若干對。每個第二頂層金屬405的下端分別通過一個設(shè)置在第二后道介質(zhì)層中的第三通孔406共同連接同樣設(shè)于第二后道介質(zhì)層中的電容上極板引出414。各第一頂層金屬、第二頂層金屬的上端表面與第二粘合層的頂部表面平齊，以利于與第一芯片進行粘合。

請繼續(xù)參閱圖3。所述第一金屬鍵合點311的底部表面與第二金屬鍵合點402的頂部表面相連接，所述電容下極板308的下端表面與第一頂層金屬404的上端表面相連接，所述電容上極板309的下端表面與第二頂層金屬405的上端表面相連接，所述第一粘合層312的底部表面與第二粘合層401的頂部表面相連接；從而實現(xiàn)第一芯片300與第二芯片400的粘合及電連接。

每個像素單元中，由上述的一組電容下極板308(包括第一頂層金屬404)及其電容下極板引出306、電容上極板309(包括第二頂層金屬405和第三通孔406)及其電容上極板引出414在第一芯片和第二芯片的后道介質(zhì)層305和408中構(gòu)成一個垂直結(jié)構(gòu)的金屬間電容。此金屬間電容的各電容下極板和電容上極板按叉指狀進行交替排列，可大幅增加電容的有效面積，從而可成倍增加全局曝光像素單元的存儲電容值。

作為一優(yōu)選的實施方式，可將所述電容下極板引出與第一后道金屬互連層中的第一層金屬互連層同層設(shè)置，并將所述電容上極板引出與第二后道金屬互連層的最上層金屬互連層同層設(shè)置。這樣可在一定的芯片占用面積下，最大程度地增加電容的有效面積。

所述電容下極板引出306使用不透光的金屬制作，可在豎直方向上將各電容下極板308(包括第一頂層金屬404)、上極板309(包括第二頂層金屬405和第三通孔406)、電容上極板引出414進行光線的遮蔽，將來自其上方的光線完全遮擋，從而避免了穿透第一硅襯底302和第一后道介質(zhì)層305的入射光線對電容存儲信號的影響。

同時，由于在第一芯片和第二芯片的后道介質(zhì)層中使用了上述垂直電容結(jié)構(gòu)，從而無需再在光電二極管周圍使用原有的mos電容結(jié)構(gòu)，因此光電二極管304的感光區(qū)域可以增加至原來mos電容占據(jù)的位置，因此提高了像素單元的靈敏度。

還可在所述電容上極板309的上端與電容下極板引出306的下表面之間設(shè)置第一刻蝕阻擋層307，以對電容上極板309和電容下極板引出306進行有效阻斷。第一刻蝕阻擋層307可在第一后道金屬互連層的每層進行設(shè)置。同樣地，可在所述第一頂層金屬404的下端表面與電容上極板引出414的上表面之間設(shè)置第二刻蝕阻擋層407，以對第一頂層金屬404和電容上極板引出414進行有效阻斷。第二刻蝕阻擋層407可在第二后道金屬互連層的每層進行設(shè)置。

水平設(shè)置的電容下極板引出306和電容上極板引出414自身也構(gòu)成一對電容結(jié)構(gòu)，并與垂直設(shè)置的電容下極板308、第一頂層金屬404和電容上極板309、第二頂層金屬405、第三通孔406一起組成本發(fā)明的立體垂直電容結(jié)構(gòu)。

下面將結(jié)合具體實施方式，對本發(fā)明的一種上述的低噪聲高靈敏度全局像素單元結(jié)構(gòu)的形成方法進行詳細說明。

請參閱圖4-圖10，圖4-圖10是根據(jù)本發(fā)明一較佳實施例的一種低噪聲高靈敏度全局像素單元結(jié)構(gòu)的形成方法制備全局像素單元結(jié)構(gòu)時的工藝步驟示意圖。如圖4-圖10所示，本發(fā)明的一種上述的低噪聲高靈敏度全局像素單元結(jié)構(gòu)的形成方法，包括第一芯片300、第二芯片400的制備及連接。

所述第一芯片300的制備包括：

請參閱圖4。首先，提供一第一硅襯底302，在所述第一硅襯底302上可使用常規(guī)的cmos前道制造工藝形成構(gòu)成像素單元結(jié)構(gòu)的光電二極管304、傳輸晶體管柵極303等結(jié)構(gòu)。

接著，在所述第一硅襯底表面形成第一后道介質(zhì)層305，并使用cmos后道制造工藝在所述第一后道介質(zhì)層中形成多層第一后道金屬互連層314及與其對應的第一通孔313，以及形成電容下極板引出306結(jié)構(gòu)。其中，可在第一后道金屬互連層中的第一層金屬互連層同層制備電容下極板引出。并且，可至少在電容下極板引出的表面覆蓋一層第一刻蝕阻擋層307，作為后續(xù)刻蝕電容上極板溝槽時的刻蝕阻擋層。第一刻蝕阻擋層可在第一后道金屬互連層的每層進行設(shè)置。

然后，在所述第一后道介質(zhì)層上可使用化學氣相淀積工藝依次全片淀積第一頂層介質(zhì)層310和第一粘合層312。其中，第一頂層介質(zhì)層通?？墒褂枚趸璧冉橘|(zhì)材料，厚度根據(jù)工藝的不同可在到之間；第一粘合層可以是氮氧化硅、氧化硅、氮化硅或碳化鈣中的一種或其幾種組合的復合結(jié)構(gòu)，厚度可在到之間，可良好用于后續(xù)兩顆堆疊芯片之間的粘合。

請參閱圖5。接下來，在第一頂層介質(zhì)層和第一粘合層中可通過大馬士革工藝形成用于形成第一金屬鍵合點的溝槽315圖形。

請參閱圖6。然后，可通過光刻和刻蝕工藝，在第一粘合層、第一頂層介質(zhì)層和第一后道介質(zhì)層中形成用于形成后續(xù)垂直電容結(jié)構(gòu)的溝槽結(jié)構(gòu)，包括形成用于形成電容下極板的溝槽316結(jié)構(gòu)和用于形成電容上極板的溝槽317結(jié)構(gòu)。其中，電容下極板溝槽316、電容上極板溝槽317的底部可通過選擇性刻蝕停止在位于電容下極板引出上的第一刻蝕阻擋層307上。

請參閱圖7。隨后，可通過光刻和刻蝕工藝，對電容下極板溝槽316繼續(xù)進行刻蝕(對電容上極板溝槽317進行保護)，將電容下極板溝槽316底部的第一刻蝕阻擋層307材料全部去除，使刻蝕停止在電容下極板引出306上。

請參閱圖8。然后，在電容下極板溝槽316、電容上極板溝槽317和第一金屬鍵合點溝槽315內(nèi)進行金屬的填充，例如進行金屬銅的電鍍，形成電容下極板308、電容上極板309和第一金屬鍵合點311。接著，可通過化學機械拋光，形成平坦化的第一粘合層312表面。

這樣，即可利用之前形成的大面積的電容下極板引出，來作為電容下極板的電性引出結(jié)構(gòu)以及作為有效的擋光結(jié)構(gòu)。

所述第二芯片400的制備包括：

請參閱圖9。首先，提供一第二硅襯底409，在所述第二硅襯底409上可使用常規(guī)的cmos前道制造工藝，形成各像素單元的信號控制、讀出和處理電路，包括形成淺槽隔離410、數(shù)字和模擬電路晶體管411等結(jié)構(gòu)。

接著，在所述第二硅襯底表面形成第二后道介質(zhì)層408，使用cmos后道制造工藝在所述第二后道介質(zhì)層中形成多層第二后道金屬互連層412及與其對應的第二通孔413，并可在第二后道金屬互連層的最上層金屬互連層同層制備電容上極板引出414，以及形成連接在電容上極板引出上表面上的第三通孔406結(jié)構(gòu)。并且，可至少在電容上極板引出414的表面覆蓋一層第二刻蝕阻擋層407，作為后續(xù)刻蝕第一頂層金屬溝槽時的刻蝕阻擋層。第二刻蝕阻擋層可在第二后道金屬互連層的每層進行設(shè)置。

接下來，可使用化學氣相淀積工藝，在所述第二后道介質(zhì)層上依次全片淀積第二頂層介質(zhì)層403和第二粘合層401。其中，所述第二頂層介質(zhì)層材料可使用二氧化硅等介質(zhì)材料，其厚度可根據(jù)工藝的不同控制在到之間；第二粘合層材料可以是氮氧化硅、氧化硅、氮化硅或碳化鈣中的一種或其幾種組合的復合結(jié)構(gòu)，厚度可在到之間，用于后續(xù)兩顆堆疊芯片之間的粘合。

然后，在第二頂層介質(zhì)層和第二粘合層中可通過大馬士革工藝形成用于形成第二金屬鍵合點的溝槽圖形(即圖示第二金屬鍵合點402所占據(jù)的空間)。

接下來，可通過光刻和刻蝕工藝，在第二粘合層、第二頂層介質(zhì)層中形成用于形成第一頂層金屬、第二頂層金屬的溝槽結(jié)構(gòu)(即圖示第一頂層金屬404、第二頂層金屬405所占據(jù)的空間)。

隨后，可通過光刻和刻蝕工藝，對第二頂層金屬溝槽(即圖示第二頂層金屬405所占據(jù)的空間)繼續(xù)進行刻蝕，并使刻蝕停止在第三通孔406上。

然后，在第一頂層金屬、第二頂層金屬溝槽和第二金屬鍵合點溝槽內(nèi)進行金屬的填充，例如進行金屬銅的電鍍，形成第一頂層金屬404、第二頂層金屬405和第二金屬鍵合點402。接著，可通過化學機械拋光，形成平坦化的第二粘合層401表面。

這樣，電容上極板通過第二頂層金屬、第三通孔就與之前形成的大面積的電容上極板引出相連接，并以電容上極板引出作為電容上極板的電性引出結(jié)構(gòu)。

請參閱圖10。接下來，將上述第一芯片300的第一粘合層312表面與第二芯片400的第二粘合層401表面相對，并使第一金屬鍵合點311圖形與第二金屬鍵合點402圖形對準，以及使電容下極板308圖形與第一頂層金屬404圖形對準、電容上極板309圖形與第二頂層金屬405圖形對準；然后，進行第一芯片300、第二芯片400的堆疊和退火，分別通過第一粘合層312和第二粘合層401、第一金屬鍵合點311和第二金屬鍵合點402、電容下極板308和第一頂層金屬404、電容上極板309和第二頂層金屬405將第一芯片和第二芯片粘合在一起，從而在第一芯片和第二芯片的后道介質(zhì)層中形成完整的用于全局曝光像素單元電荷存儲的電容結(jié)構(gòu)，并形成第一芯片與第二芯片之間的電連接。

之后，可先使用背照式工藝的硅襯底減薄工藝，通過研磨對第一芯片的第一硅襯底302背面進行減薄，將第一硅襯底的厚度從最初的例如700μm至900μm減薄到所需要的例如1μm至10μm左右。

最后，在減薄后的在第一硅襯底背面全片淀積隔離層金屬，淀積的金屬材料通常采用金屬鋁或鎢；然后，可通過光刻和刻蝕工藝對隔離層金屬進行圖形化，形成如圖3所示的像素單元之間的金屬隔離301結(jié)構(gòu)，用以防止像素單元之間的串擾。

綜上所述，本發(fā)明通過采用背照工藝和3d堆疊方式，在第一芯片和第二芯片后道介質(zhì)層中的互連金屬之間形成交替排列的垂直電容結(jié)構(gòu)，以取代原有位于第一芯片硅襯底中的mos電容，使電容的面積可以占據(jù)除了用于第一芯片和第二芯片連接的正常金屬鍵合點以外的全部區(qū)域，因此可以大幅增加電容的有效面積，從而增加了全局曝光像素單元的存儲電容值，并有效降低了讀出噪聲；同時，由于在電容上、下極板上方使用了不透光的電容下極板引出結(jié)構(gòu)，因而避免了穿透硅襯底和后道介質(zhì)層的入射光線對電容存儲信號的影響；此外，由于無需再在第一芯片的硅襯底中形成mos電容結(jié)構(gòu)，因而光電二極管的感光區(qū)域可以增加至原來mos電容占據(jù)的位置，從而提高了像素單元的靈敏度。

以上所述的僅為本發(fā)明的優(yōu)選實施例，所述實施例并非用以限制本發(fā)明的專利保護范圍，因此凡是運用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應包含在本發(fā)明的保護范圍內(nèi)。