本發(fā)明屬于集成電路制造技術(shù)領(lǐng)域，特別是涉及一種可以不增加重新布線層而實現(xiàn)四方數(shù)組與六方數(shù)組接觸的半導(dǎo)體存儲器件及其制作方法。

背景技術(shù)：

動態(tài)隨機存儲器(Dynamic Random Access Memory，簡稱：DRAM)是計算機中常用的半導(dǎo)體存儲器件，由許多重復(fù)的存儲單元組成。每個存儲單元通常包括電容器10和晶體管11；晶體管11的柵極與字線13相連、漏極與位線12相連、源極與電容器10相連；字線13上的電壓信號能夠控制晶體管11的打開或關(guān)閉，進而通過位線12讀取存儲在電容器10中的數(shù)據(jù)信息，或者通過位線12將數(shù)據(jù)信息寫入到電容器10中進行存儲，如圖1所示。

現(xiàn)有的一種存儲器數(shù)組的布局如圖2所示，其字線及位線呈四方形交錯排布，具體包括：半導(dǎo)體襯底，所述半導(dǎo)體襯底上具有：呈帶狀形成于所述半導(dǎo)體襯底中的多個有源區(qū)101，間隔排列與所述有源區(qū)101交錯的多條溝槽狀的晶體管字線102，且每個有源區(qū)101對應(yīng)設(shè)置兩條晶體管字線102；呈直線與所述多條晶體管字線102垂直交錯的多條鰭狀的位線103，且每條位線103經(jīng)過所述兩條晶體管字線102之間的有源區(qū)101，以及隔離各有源區(qū)的淺溝槽隔離結(jié)構(gòu)104。所述位線103與有源區(qū)的交錯區(qū)域為位線接觸點105。

集成電路制造工藝領(lǐng)域中，隨著電子器件尺寸縮小，最小線寬特征已縮小至20納米以下。然而，20納米以下電容數(shù)組設(shè)計以六方最密堆積為最佳幾何選擇，與現(xiàn)有的字線位線交錯數(shù)組的四方形數(shù)組不同，現(xiàn)有的四方字線位線數(shù)組上制作六方堆積電容數(shù)組的有效方法為先在四方字線位線數(shù)組上制作適用于六方堆積電容的重新布線層(Re-Distribution Layer,RDL)，然后于該重新布線層上制作出六方堆積的電容數(shù)組。這種制作方法會大大增加存儲器的工藝復(fù)雜性及成本。

基于以上原因，提供一種可以不增加重新布線層而實現(xiàn)四方數(shù)組與六方數(shù)組接觸的半導(dǎo)體存儲器件及其制作方法實屬必要。

技術(shù)實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種半導(dǎo)體存儲器件及其制作方法，用于解決現(xiàn)有技術(shù)中四方字線位線數(shù)組與六方堆積電容數(shù)組的對接困難問題。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種半導(dǎo)體存儲器件的制作方法，包括步驟：步驟1)，提供一半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有有源區(qū)、字線以及鰭狀的位線，相鄰的至少兩個所述字線及其中至少一所述位線交錯排列，所述位線上具有第一絕緣層以及包覆所述位線及所述第一絕緣層的第二絕緣層，所述位線之間填充有隔離材料；步驟2)，定義相鄰的至少兩個沿所述字線方向且經(jīng)過所述有源區(qū)的條形區(qū)域，去除所述條形區(qū)域內(nèi)的所述隔離材料形成接觸窗；步驟3)，于所述條形區(qū)域內(nèi)去除所述位線上部分的所述第一絕緣層及所述第二絕緣層形成第一缺口與第二缺口，且所述第一缺口與所述第二缺口反向偏移地配置在所述位線上且分別鄰近兩個相鄰的所述接觸窗，且所述第一缺口與所述第二缺口的缺口方向為沿對應(yīng)所述字線方向互為相反朝向；步驟4)，于所述接觸窗、所述第一缺口及所述第二缺口內(nèi)填充導(dǎo)電材料并平坦化；以及步驟5)，沉積絕緣材料，并于對應(yīng)于所述第一缺口及與其相連的所述接觸窗內(nèi)的導(dǎo)電材料與所述第二缺口及與其相連的所述接觸窗內(nèi)的導(dǎo)電材料打開電容器接觸墊窗口，所述接觸墊窗口呈六方陣列排布。

優(yōu)選地，步驟2)包括：步驟2-1)，于所述半導(dǎo)體襯底上形成硬掩膜及對準所述字線的圖形掩膜，在相鄰的所述圖形掩膜之間具有相鄰的至少兩個沿所述字線方向且經(jīng)過所述有源區(qū)的條形窗口；以及步驟2-2)，基于所述圖形掩膜刻蝕所述硬掩膜及在所述條形窗口內(nèi)所述隔離材料至所述半導(dǎo)體襯底表面，同時刻蝕去除于所述條形區(qū)域內(nèi)所述位線頂部的第二絕緣層以及部分的所述第一絕緣層，其中，所述刻蝕中對所述隔離材料的第一刻蝕速率大于對所述第一絕緣層及所述第二絕緣層的第二刻蝕速率。

優(yōu)選地，步驟3)包括：步驟3-1)，于所述半導(dǎo)體襯底上涂布聚合物層，所述聚合物層高于所述位線；步驟3-2)，于所述聚合物層制作圖形掩膜，所述圖形掩膜于所述條形區(qū)域內(nèi)的所述位線上部分的所述第一絕緣層及第二絕緣層區(qū)域具有尺寸相同的窗口，且相鄰的兩個條形區(qū)域內(nèi)的所述窗口具有沿對應(yīng)所述字線方向相反方向的偏移；步驟3-3)，基于所述圖形掩膜刻蝕所述聚合物層、所述第一絕緣層及所述第二絕緣層形成所述第一缺口與所述第二缺口；以及步驟3-4)，采用等離子體剝除工藝去除所述圖形掩膜及所述聚合物層。

優(yōu)選地，步驟4)包括：步驟4-1)，采用原子層沉積工藝或等離子蒸發(fā)沉積工藝于所述第一缺口及與其相連的所述接觸窗內(nèi)與所述第二缺口及與其相連的所述接觸窗內(nèi)填充導(dǎo)電材料，所述導(dǎo)電材料高于所述第一絕緣層的頂部；以及步驟4-2)，采用化學(xué)機械研磨工藝或離子蝕刻工藝對所述導(dǎo)電材料進行平坦化處理，平坦化后所述導(dǎo)電材料的上表面與所述第一絕緣層的頂面及所述第二絕緣層的頂緣處于同一平面。

優(yōu)選地，任一所述第一缺口與所述第二缺口的寬度占所述第一絕緣層及所述第二絕緣層的總寬度比為0.2:1～0.8:1。

優(yōu)選地，所述制作方法進一步包括：于所述接觸墊窗口上制作電容器，所述電容器呈六方陣列排布。

本發(fā)明還提供一種半導(dǎo)體存儲器件，包括：半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有有源區(qū)、字線以及鰭狀的位線，相鄰的至少兩個所述字線及其中至少一所述位線交錯排列，所述位線上具有第一絕緣層以及位于所述位線及所述第一絕緣層側(cè)壁的第二絕緣層，所述位線之間在對應(yīng)于所述字線的區(qū)域填充有隔離材料；多個條形區(qū)域，沿所述字線方向且經(jīng)過所述有源區(qū)排布，所述條形區(qū)域內(nèi)的隔離材料被去除形成接觸窗，所述條形區(qū)域內(nèi)所述位線上的部分所述第一絕緣層及所述第二絕緣層被去除形成第一缺口與第二缺口，所述第一缺口與所述第二缺口反向偏移地配置在所述位線上且分別鄰近兩個相鄰的所述接觸窗，且所述第一缺口與所述第二缺口的缺口方向為沿對應(yīng)所述字線方向互為相反朝向；導(dǎo)電材料，填充于所述第一缺口及與其相連的所述接觸窗內(nèi)與所述第二缺口及與其相連的所述接觸窗內(nèi)；以及絕緣材料，覆蓋于所述導(dǎo)電材料、第一絕緣層及第二絕緣層，所述絕緣材料對應(yīng)于所述導(dǎo)電材料打開有電容器的接觸墊窗口，所述接觸墊窗口呈六方陣列排布。

優(yōu)選地，任一所述第一缺口與所述第二缺口的寬度占所述第一絕緣層及第二絕緣層的總寬度比為0.2:1～0.8:1。

優(yōu)選地，所述條形區(qū)域內(nèi)的所述第一缺口與所述第二缺口為相同尺寸。

優(yōu)選地，所述導(dǎo)電材料包括由鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅所構(gòu)成群組中的其中一種或兩種以上組成的復(fù)合層，其電阻率為2×10^-8Ωm～1×10²Ωm。

優(yōu)選地，所述接觸墊窗口上制作有電容器，所述電容器呈六方陣列排布。

如上所述，本發(fā)明的半導(dǎo)體存儲器件及其制作方法，具有以下有益效果：

本發(fā)明通過光刻與等離子蝕刻工藝制作自對準三維接觸墊結(jié)構(gòu)，使字線位線數(shù)組與電容器數(shù)組接合，可在不增加重新布線層的情況之下實現(xiàn)六方最密堆積電容器數(shù)組與四方字線位線數(shù)組的連接接觸。本發(fā)明工藝及結(jié)構(gòu)簡單，有利于降低存儲器的制造成本，在集成電路設(shè)計制造領(lǐng)域具有廣泛的應(yīng)用前景。

附圖說明

圖1顯示為動態(tài)隨機存儲器的單元結(jié)構(gòu)示意圖。

圖2顯示為傳統(tǒng)的存儲器數(shù)組的布局示意圖。

圖3a～圖10c顯示為本發(fā)明的半導(dǎo)體存儲器件的制作方法各步驟所呈現(xiàn)的結(jié)構(gòu)示意圖。

元件標號說明

201 有源區(qū)

202 字線

2021 介質(zhì)材料層

2022 電極材料層

203 位線

204 淺溝槽隔離結(jié)構(gòu)

205 電容器

206 圖形掩膜

207 條形區(qū)域

208 半導(dǎo)體襯底

209 第一絕緣層

210 第二絕緣層

211 隔離材料

212 硬掩膜

213 接觸窗

214 第一聚合物層

215 第二聚合物層

216 圖形掩膜

217 第一缺口

317 第二缺口

218 導(dǎo)電材料

219 絕緣材料

220 接觸墊窗口

具體實施方式

以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應(yīng)用，本說明書中的各項細節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。

請參閱圖3a～圖10c。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

如圖3a～圖10c所示，本實施例提供一種半導(dǎo)體存儲器件的制作方法，包括步驟：

如圖3a～圖3c所示，其中，圖3b為圖3a中的A-A’的截面結(jié)構(gòu)示意圖，圖3c為圖3a中的B-B’截面結(jié)構(gòu)示意圖，下述所有圖示的截面位置均為相同的位置，首先進行步驟1)，提供一半導(dǎo)體襯底208，所述半導(dǎo)體襯底208上形成有有源區(qū)201、溝槽狀的晶體管字線202以及鰭狀的位線203，相鄰的至少兩個晶體管字線202及其中至少一所述位線203垂直交錯，所述位線203上具有第一絕緣層209以及包覆所述位線203及第一絕緣層209的第二絕緣層210，各位線203之間在對應(yīng)于所述字線202的區(qū)域填充有隔離材料211，其中，所述第一絕緣層209的作用為隔離所述位線203及后續(xù)接觸窗213(如圖4a所示)的導(dǎo)電材料218(如圖8a所示)。

所述晶體管位線203及字線202垂直交錯，呈四方數(shù)組形式排布。

所述半導(dǎo)體襯底208為單晶硅材料，所述有源區(qū)201為具有元素摻雜的單晶硅材料，如圖3b所示，其電阻率為5×10Ωm～5×10³Ωm，其中，所述的Ωm代表歐姆·米。

所述有源區(qū)201之間的半導(dǎo)體襯底208中還具有淺溝槽隔離結(jié)構(gòu)204，如圖3b所示，其通常包括淺溝槽以及填充于所述淺溝槽內(nèi)的介電材料，該介電材料的K值通常為小于3，其作用為隔離淺溝槽漏電以及減輕電耦合(coupling)，所述介電材料可以為氧化硅材料等，所述淺溝槽深度為800～1600納米之間以控制晶體管隔離程度。

如圖3c所示，所述溝槽狀的晶體管字線202包括介質(zhì)材料層2021及電極材料層2022，所述介質(zhì)材料層的介電常數(shù)為1～8，包括氧化硅及氮化硅中的一種，厚度為1～10納米；所述電極材料包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種，其電阻率為2×10^-8Ωm～1×10²Ωm，需要說明的是，圖3a中的晶體管字線202被圖形掩膜206覆蓋而未予顯示。

所述隔離材料211包括氧化硅(Silicon Oxide)，氧化氮(Silicon Nitride)等絕緣材料，其電阻率為2×10¹¹Ωm～1×10²⁵Ωm，可由原子層沉積工藝(Atomic Layer Deposition)或等離子蒸發(fā)沉積工藝(Chemical Vapor Deposition)而成，厚度約為3納米到50納米之間。

如圖3a～圖4b所示，然后進行步驟2)，定義多個沿字線202方向且經(jīng)過有源區(qū)201的條形區(qū)域207，去除各條形區(qū)域207內(nèi)的隔離材料211形成接觸窗213，同時去除字線202頂部的第二絕緣層210，如圖4a所示。

具體地，步驟2)包括：

再如圖3a～圖3c所示，進行步驟2-1)，于所述半導(dǎo)體襯底208上形成硬掩膜212及對準所述晶體管字線202的圖形掩膜206，在相鄰的所述圖形掩膜212之間具有相鄰的至少兩個沿所述字線202方向且經(jīng)過所述有源區(qū)201的條形窗口。

如圖4a～圖4b所示，其中，圖4a、圖5a、圖6a、圖7a、圖8a、圖9a、圖10a為后續(xù)制程中對應(yīng)圖3b在圖3a中的A-A’的截面結(jié)構(gòu)示意圖，圖4b、圖5b、圖6b、圖7b、圖8b、圖9b、圖10b為后續(xù)制程中對應(yīng)圖3c在圖3a中的B-B’截面結(jié)構(gòu)示意圖，進行步驟2-2)，基于所述圖形掩膜206刻蝕所述硬掩膜212及在所述條形窗口內(nèi)所述隔離材料211至所述半導(dǎo)體襯底208表面，同時會刻蝕去除于所述條形區(qū)域內(nèi)所述位線203頂部的第二絕緣層210以及部分的所述第一絕緣層209，其中，所述刻蝕中對所述隔離材料211的第一刻蝕速率大于對所述第一絕緣層209及所述第二絕緣層210的第二刻蝕速率，使得當條形區(qū)域207內(nèi)的所述隔離材料211被全部除去時，僅位線203上第二絕緣層210不重疊于字線202的部位被去除。

如圖4b所示，該處為被圖形掩膜206遮蓋的部分，因此不會發(fā)生刻蝕現(xiàn)象，刻蝕完成后，對應(yīng)字線202上方處的隔離材料211、第一絕緣層209及第二絕緣層210均被保留。

如圖5a～圖6b所示，接著進行步驟3)，于各條形區(qū)域207內(nèi)去除所述位線203上的部分所述第一絕緣層209及所述第二絕緣層210形成第一缺口217及第二缺口317，且所述第一缺口217與所述第二缺口317反向偏移地配置在所述位線203上且分別鄰近兩個相鄰的所述接觸窗213，且所述第一缺口217與所述第二缺口317的缺口方向為沿對應(yīng)所述字線202方向互為相反朝向，其俯視結(jié)構(gòu)圖如圖6c所示。

具體地，步驟3)包括：

如圖5a～圖5b所示，進行步驟3-1)，于所述半導(dǎo)體襯底208上涂布聚合物層，所述聚合物層高于所述位線203，在本實施例中，所述聚合物層包括第一聚合物層214及第二聚合物層215。

如圖5a～圖5b所示，進行步驟3-2)，于所述聚合物層制作圖形掩膜216，所述圖形掩膜216于各條形區(qū)域207內(nèi)的位線203上的部分第一絕緣層209及第二絕緣層210區(qū)域具有尺寸相同的窗口，且相鄰的兩個條形區(qū)域207內(nèi)的所述窗口具有沿對應(yīng)字線202方向相反方向的偏移，所述窗口以外的所有區(qū)域均被圖形掩膜216遮蓋。

如圖6a～圖6c所示，接著進行步驟3-3)，基于所述圖形掩膜216刻蝕所述聚合物層、第一絕緣層209及第二絕緣層210形成第一缺口217及第二缺口317，其截面圖如圖6a所示，俯視結(jié)構(gòu)圖如圖6c所示。

在本實施例中，各條形區(qū)域207內(nèi)的所述第一缺口217及第二缺口317的尺寸相同。任一所述第一缺口217與所述第二缺口317的寬度占所述第一絕緣層209及第二絕緣層210的寬度比為0.2:1～0.8:1，具體可以為如0.5:1～0.8:1等，以使后續(xù)的電容接觸墊可以獲得更大的位移，能夠進一步擴展電容接觸墊陣列排布的可調(diào)范圍。

如圖6a～圖6b所示，最后進行步驟3-4)，采用等離子體剝除工藝去除所述圖形掩膜216及聚合物層。

具體地，所述等離子剝除工藝選用的反應(yīng)氣體包括氨氣、一氧化氮、氧氣及臭氧中的一種或兩種以上的混合氣體。

同樣地，圖6b處為被圖形掩膜216遮蓋的部分，因此不會發(fā)生刻蝕現(xiàn)象。

如圖7a～圖8b所示，接著進行步驟4)，于所述接觸窗213、所述第一缺口217及第二缺口317內(nèi)填充導(dǎo)電材料218并平坦化。

具體地，步驟4)包括：

如圖7a～圖7b所示，進行步驟4-1)，采用原子層沉積工藝或等離子蒸發(fā)沉積工藝于所述第一缺口217及與其相連的所述接觸窗213內(nèi)與所述第二缺口317及與其相連的所述接觸窗213內(nèi)填充導(dǎo)電材料218，所述導(dǎo)電材料218高于所述第一絕緣層209的頂部。

所述導(dǎo)電材料218包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅中的一種或兩種以上組成的復(fù)合層，其電阻率為2×10^-8Ωm～1×10²Ωm。

如圖8a～圖8b所示，進行步驟4-2)，采用化學(xué)機械研磨工藝或離子蝕刻工藝對所述導(dǎo)電材料218進行平坦化處理，平坦化后所述導(dǎo)電材料218的上表面與所述第一絕緣層209的頂面及第二絕緣層210的頂緣處于同一平面。

如圖9a～圖10c所示，最后進行步驟5)，沉積絕緣材料219，并于對應(yīng)于所述第一缺口217及與其相連的所述接觸窗213內(nèi)的導(dǎo)電材料與所述第二缺口317及與其相連的所述接觸窗213內(nèi)的導(dǎo)電材料218打開電容器205的接觸墊窗口220，所述接觸墊窗口220呈六方陣列排布，最后于各接觸墊窗口220上制作電容器205，所述電容器205呈六方陣列排布。

具體地，步驟5)包括：

如圖9a～圖9b所示，進行步驟5-1)，于所述導(dǎo)電材料218、第一絕緣層209及第二絕緣層210頂面沉積絕緣材料219，所述絕緣材料219包括氧化硅(Silicon Oxide)，氧化氮(Silicon Nitride)等絕緣材料，其電阻率為2×10¹¹Ωm～1×10²⁵Ωm，可由原子層沉積工藝(Atomic Layer Deposition)或等離子蒸發(fā)沉積工藝(Chemical Vapor Deposition)而成。然后定義出電容器205的接觸墊窗口220位置，其寬度為D，如圖9a所示，該接觸墊窗口220包括所述缺口217及與缺口217靠近的部分接觸窗213區(qū)域。

如圖10a～圖10c所示，進行步驟5-2)，采用光刻-刻蝕工藝于對應(yīng)于所述第一缺口217及與其相連的所述接觸窗213內(nèi)的導(dǎo)電材料與所述第二缺口317及與其相連的所述接觸窗213內(nèi)的導(dǎo)電材料218打開電容器205的接觸墊窗口220，所述接觸墊窗口220呈六方陣列排布，最后于各接觸墊窗口220上制作電容器205，所述電容器205呈六方陣列排布，其電容器205制作包含離子刻蝕步驟，此步驟為打開并定義絕緣材料219開口區(qū)域。例如，所述接觸墊窗口220可以實現(xiàn)電容器205的六方最密堆積排布，最后形成的俯視結(jié)構(gòu)圖如圖10c所示。

如圖10a～圖10c所示，本實施例還提供一種半導(dǎo)體存儲器件，包括：半導(dǎo)體襯底208，所述半導(dǎo)體襯底208上形成有有源區(qū)201、溝槽狀的晶體管字線202以及鰭狀的位線203，相鄰的至少兩個所述晶體管字線202及其中至少一所述位線203垂直交錯，所述位線203上具有第一絕緣層209以及位于所述位線203及第一絕緣層209側(cè)壁的第二絕緣層210，各位線203之間在對應(yīng)于所述晶體管字線202的區(qū)域填充有隔離材料211；多個條形區(qū)域207，沿所述字線202方向且經(jīng)過所述有源區(qū)201排布，所述條形區(qū)域207內(nèi)的隔離材料211被去除形成接觸窗213，所述條形區(qū)域207內(nèi)所述位線203上的部分所述第一絕緣層209及所述第二絕緣層210被去除形成第一缺口217及第二缺口317，且所述第一缺口217與所述第二缺口317反向偏移地配置在所述位線203上且分別鄰近兩個相鄰的所述接觸窗213，且所述第一缺口217與所述第二缺口317的缺口方向為沿對應(yīng)所述字線202方向互為相反朝向；導(dǎo)電材料218，填充于所述第一缺口217及與其相連的所述接觸窗213內(nèi)與所述第二缺口317及與其相連的所述接觸窗213內(nèi)；絕緣材料219，覆蓋于所述導(dǎo)電材料218、第一絕緣層209及第二絕緣層210，所述絕緣材料219對應(yīng)于所述第一缺口217及與第一缺口217靠近的部分接觸窗213區(qū)域打開有電容器205的接觸墊窗口220，且對應(yīng)于所述第二缺口317及與第二缺口317靠近的部分接觸窗213區(qū)域打開有電容器205的接觸墊窗口220，所述接觸墊窗口220呈六方陣列排布，其中，所述第一缺口217及第二缺口317的位置關(guān)系可以參考俯視結(jié)構(gòu)圖6c。

作為示例，任一所述第一缺口217與所述第二缺口317的寬度占所述第一絕緣層209及第二絕緣層210的總寬度比為0.2:1～0.8:1。

作為示例，所述條形區(qū)域207內(nèi)的所述第一缺口217及第二缺口為相同尺寸。

作為示例，所述導(dǎo)電材料218包括鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶硅及P型多晶硅所構(gòu)成群組中的一種或兩種以上組成的復(fù)合層，其電阻率為2×10^-8Ωm～1×10²Ωm。

作為示例，所述接觸墊窗口220上制作有電容器205，所述電容器205呈六方陣列排布。

如上所述，本發(fā)明的半導(dǎo)體存儲器件及其制作方法，具有以下有益效果：

本發(fā)明通過光刻與等離子蝕刻工藝制作自對準三維接觸墊結(jié)構(gòu)，使字線位線數(shù)組與電容器數(shù)組接合，可在不增加重新布線層的情況之下實現(xiàn)六方最密堆積電容器數(shù)組與四方字線位線數(shù)組的連接接觸。本發(fā)明工藝及結(jié)構(gòu)簡單，有利于降低存儲器的制造成本，在集成電路設(shè)計制造領(lǐng)域具有廣泛的應(yīng)用前景。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。