本發(fā)明一般而言涉及半導(dǎo)體器件，更具體地，涉及將絕緣體上應(yīng)變硅(ssoi)襯底用于nfet區(qū)域而在pfet區(qū)域中應(yīng)變釋放。

背景技術(shù)：

互補金屬氧化物半導(dǎo)體器件(cmos)使用被設(shè)置在硅或絕緣體上硅(soi)襯底上的互補且對稱取向的p型和n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(mosfet)的對。用于放大或切換邏輯功能用電子信號的mosfet具有通過溝道而連接的源極區(qū)和漏極區(qū)。源極區(qū)是多數(shù)載流子(電子或空穴)形式的電流進入溝道所經(jīng)過的端子，而漏極區(qū)是多數(shù)載流子形式的電流離開溝道所經(jīng)過的端子。在p型mosfet(下文中稱為“pfet”)中，多數(shù)載流子是流過溝道的空穴，而在n型mosfet(下文中稱為“nfet”)中，多數(shù)載流子是流過溝道的電子。柵極覆蓋溝道并控制源極區(qū)與漏極區(qū)之間的電流的流動。溝道可以由提供一個以上表面的薄“鰭”限定，通過該表面，柵極控制電流的流動，從而使pfet和nfet為“finfet”器件。一般而言，鰭的長度比寬度大幾個數(shù)量級。

在pfet和nfet的制造中所使用的襯底可以包括絕緣體上應(yīng)變硅(ssoi)襯底。這樣的襯底通常具有數(shù)千兆帕斯卡(gpa)的內(nèi)在拉伸應(yīng)力，這通常提高了電子遷移率，從而提高器件性能。即使在與典型的平面mosfet相比溝道的長度和寬度較短的短溝道finfet器件中，這些襯底中的應(yīng)變也可以在不導(dǎo)致靜電特性劣化的情況下提高器件性能。

然而，當(dāng)ssoi襯底中的整體內(nèi)在應(yīng)力超過預(yù)定的最大值(例如，大于約1gpa)時，pfetfinfet器件的性能可能損失8至15％。這是由ssoi襯底中的拉伸應(yīng)力的存在導(dǎo)致的空穴遷移率降低的結(jié)果。因此，希望釋放pfet器件的溝道中的拉伸應(yīng)力，并且使其性能提高/恢復(fù)到soi襯底水平。如果這一點可以實現(xiàn)，則可以在不使互補pfet器件劣化的情況下制造出具有更高性能的nfet器件。

技術(shù)實現(xiàn)要素：

本發(fā)明的優(yōu)選實施例涉及一種用于制造半導(dǎo)體器件的方法，包括：提供絕緣體上應(yīng)變硅(ssoi)結(jié)構(gòu)，其中所述ssoi結(jié)構(gòu)至少包括襯底、設(shè)置在所述襯底上的電介質(zhì)層、設(shè)置在所述電介質(zhì)層上的硅鍺層、以及直接設(shè)置在所述硅鍺層上的應(yīng)變半導(dǎo)體材料層。所述方法進一步包括通過將所述應(yīng)變半導(dǎo)體材料層和所述硅鍺層向下蝕刻到所述電介質(zhì)層而在所述ssoi結(jié)構(gòu)上形成多個鰭，其中所述多個鰭中的至少一個鰭位于所述ssoi結(jié)構(gòu)的nfet區(qū)域中，并且所述多個鰭中的至少一個鰭位于所述ssoi結(jié)構(gòu)的pfet區(qū)域中。所述方法進一步包括在所述多個鰭中的位于所述nfet區(qū)域中的所述至少一個鰭的第一部分之上形成第一柵極結(jié)構(gòu)。所述方法進一步包括在所述多個鰭中的位于所述pfet區(qū)域中的所述至少一個鰭的第二部分之上形成第二柵極結(jié)構(gòu)，以使得所述第二柵極結(jié)構(gòu)在三側(cè)包圍所述第二部分。所述方法進一步包括去除所述多個鰭中的位于所述pfet區(qū)域中的所述至少一個鰭的所述第二部分之上的所述第二柵極結(jié)構(gòu)。所述方法進一步包括去除通過去除所述第二部分之上的所述第二柵極結(jié)構(gòu)而被暴露的所述硅鍺層。所述方法進一步包括在所述多個鰭中的位于所述pfet區(qū)域中的所述至少一個鰭的所述第二部分之上形成第三柵極結(jié)構(gòu)，以使得所述第三柵極結(jié)構(gòu)在全部四側(cè)包圍所述第二部分。

本發(fā)明的另一優(yōu)選實施例涉及一種具有絕緣體上應(yīng)變硅(ssoi)結(jié)構(gòu)的半導(dǎo)體器件，其中所述ssoi結(jié)構(gòu)至少包括襯底、設(shè)置在所述襯底上的電介質(zhì)層、設(shè)置在所述電介質(zhì)層上的硅鍺層、以及直接設(shè)置在所述硅鍺層上的應(yīng)變半導(dǎo)體材料層。所述半導(dǎo)體器件進一步包括在所述應(yīng)變半導(dǎo)體材料層和所述硅鍺層中向下形成的在所述ssoi結(jié)構(gòu)上的多個鰭，其中所述多個鰭中的至少一個鰭位于所述ssoi結(jié)構(gòu)的nfet區(qū)域中，并且所述多個鰭中的至少一個鰭位于所述ssoi結(jié)構(gòu)的pfet區(qū)域中。所述半導(dǎo)體器件進一步包括在所述多個鰭中的位于所述nfet區(qū)域中的所述至少一個鰭的第一部分之上的第一柵極結(jié)構(gòu)，其中所述第一柵極結(jié)構(gòu)在三側(cè)包圍所述第一部分，并且其中所述硅鍺層被設(shè)置在所述第一部分的底面與所述電介質(zhì)層之間。所述半導(dǎo)體器件進一步包括在所述多個鰭中的位于所述pfet區(qū)域中的所述至少一個鰭的第二部分之上的第二柵極結(jié)構(gòu)，其中所述第二柵極結(jié)構(gòu)在全部四側(cè)包圍所述第二部分。

附圖說明

將結(jié)合附圖最好地理解以下詳細(xì)的描述，該描述通過舉例的方式被給出且并非旨在將本公開僅限于此，其中：

圖1示出根據(jù)本發(fā)明的一個實施例的絕緣體上應(yīng)變硅(ssoi)結(jié)構(gòu)的橫截面圖；

圖2a示出通過與已從圖1所示的絕緣體上應(yīng)變硅(ssoi)結(jié)構(gòu)制造出的柵極結(jié)構(gòu)垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭平行)的nfet器件和pfet器件的橫截面圖；

圖2b示出通過圖2a所示的剖面線2b-2b截取的橫截面圖，該橫截面圖通過柵極結(jié)構(gòu)、垂直于鰭地示出了pfet器件；

圖3a示出在已去除pfet器件的柵極結(jié)構(gòu)之后的、通過與nfet器件的柵極結(jié)構(gòu)垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭平行)的nfet器件和pfet器件的橫截面圖；

圖3b示出通過圖3a所示的剖面線3b-3b截取的橫截面圖，該橫截面圖通過由去除柵極結(jié)構(gòu)而形成的柵極溝槽、垂直于鰭地示出了pfet器件；

圖4a示出在已去除通過去除pfet器件的柵極結(jié)構(gòu)而被暴露的硅鍺層的部分之后的、通過與nfet器件的柵極結(jié)構(gòu)垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭平行)的nfet器件和pfet器件的橫截面圖；

圖4b示出通過圖4a所示的剖面線4b-4b截取的橫截面圖，該橫截面圖通過在已去除經(jīng)去除柵極結(jié)構(gòu)而被暴露的硅鍺層的部分之后的柵極溝槽、垂直于鰭地示出了pfet器件；

圖5a示出在pfet器件中形成新的柵極結(jié)構(gòu)之后的、通過與nfet器件的柵極結(jié)構(gòu)垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭平行)的圖4a的nfet器件和pfet器件的橫截面圖；以及

圖5b示出通過圖5a所示的剖面線5b-5b截取的橫截面圖，該橫截面圖通過在形成新的柵極結(jié)構(gòu)之后的柵極溝槽、垂直于鰭地示出了pfet器件。

具體實施方式

本文中公開了所要求保護的結(jié)構(gòu)和方法的詳細(xì)的實施例；然而，將理解的是，所公開的實施例僅僅是可以通過各種形式體現(xiàn)的所要求保護的結(jié)構(gòu)和方法的示例。此外，結(jié)合各種實施例給出的每個實例旨在是示例性的，而非限制性的。另外，附圖不一定是按比例繪制的，一些特征可能被放大以示出特定組件的細(xì)節(jié)。因此，此處公開的具體的結(jié)構(gòu)和功能細(xì)節(jié)不應(yīng)當(dāng)被解釋為限制性的，而僅僅是用于教導(dǎo)本領(lǐng)域的技術(shù)人員以各種方式采用本公開的方法和結(jié)構(gòu)的代表性基礎(chǔ)。

說明書中提到的“一個實施例”、“實施例”、“示例性實施例”等是指所描述的實施例可以包括特定的特征、結(jié)構(gòu)或特性，但不是每一個實施例都必須包括所述特定的特征、結(jié)構(gòu)或特性。此外，這樣的措詞未必指同一個實施例。此外，當(dāng)結(jié)合某實施例描述特定的特征、結(jié)構(gòu)或特性時，認(rèn)為結(jié)合其他實施例實現(xiàn)這樣的特征、結(jié)構(gòu)或特性在本領(lǐng)域技術(shù)人員的知識范圍內(nèi)，而不管是否進行了明確說明。

為了下文的描述，術(shù)語“上”、“下”、“右”、“左”、“豎直”、“水平”、“頂部”、“底部”及其派生詞應(yīng)當(dāng)涉及如附圖中所取向的所公開的本發(fā)明。術(shù)語“覆于……之上”、“伏于……之下”、“在……頂上”、“在……頂部”、“位于……上”、“位于……頂部”表示諸如第一結(jié)構(gòu)的第一要素位于諸如第二結(jié)構(gòu)的第二要素之上，其中諸如界面結(jié)構(gòu)的中間要素可以存在于第一要素與第二要素之間。術(shù)語“直接接觸”表示諸如第一結(jié)構(gòu)的第一要素和諸如第二結(jié)構(gòu)的第二要素連接，在這兩個要素的界面處沒有任何中間的導(dǎo)電、絕緣或半導(dǎo)體層。

本文中描述的電路可以是集成電路芯片設(shè)計的一部分。該芯片設(shè)計可以以圖形計算機編程語言生成，并存儲在計算機存儲介質(zhì)(例如磁盤、磁帶、實體硬盤驅(qū)動器、或例如存儲訪問網(wǎng)絡(luò)中的虛擬硬盤驅(qū)動器)中。若設(shè)計者不制造芯片或用于制造芯片的光刻掩模，設(shè)計者可以直接或間接地將所產(chǎn)生的設(shè)計通過物理裝置(例如，通過提供存儲該設(shè)計的存儲介質(zhì)的副本)、或以電子方式(例如，通過網(wǎng)絡(luò))傳送至該實體。然后將所存儲的設(shè)計轉(zhuǎn)換成用于光刻掩模制造的適當(dāng)格式(例如，gdsii)，光刻掩模典型地包括所關(guān)注的要在晶片上形成的芯片設(shè)計的多個副本。光刻掩模被用于界定待蝕刻或待處理的晶片(和/或其上的層)的區(qū)域。

本文中描述的方法可以被用于制造集成電路芯片。所得到的集成電路芯片可以以原始晶片的形式(即，作為具有多個未封裝的芯片的單個晶片)、作為裸管芯或者以封裝的形式由制造商分配。在后一情況下，芯片安裝在單個芯片封裝體(例如塑料載體，具有固定到主板或其它更高級的載體上的引線)中或者安裝在多芯片封裝體(例如具有表面互連和掩埋互連中的一者或兩者的陶瓷載體)中。在任一情況下，然后將芯片與其它芯片、分立電路元件和/或其他信號處理器件集成，作為(a)諸如主板的中間產(chǎn)品或(b)最終產(chǎn)品的一部分。所述最終產(chǎn)品可以是包括集成電路芯片的任何產(chǎn)品，范圍從玩具和其它低端應(yīng)用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的高級計算機產(chǎn)品。

本發(fā)明的某些實施例認(rèn)識到為了提高finfet性能，需要應(yīng)變溝道材料。使用ssoi襯底作為起始晶片將產(chǎn)生應(yīng)變鰭。拉伸應(yīng)變鰭(ssoi)對于nfet器件是有益的，但對于pfet器件不是有益的。因此，需要釋放pfet鰭中的拉伸應(yīng)變。

本發(fā)明的實施例一般而言提供一種在具有用于nfet器件的拉伸應(yīng)變鰭和用于pfet器件的弛豫鰭的絕緣體上應(yīng)變硅(ssoi)襯底上的finfet器件的結(jié)構(gòu)以及形成方法。該結(jié)構(gòu)可以通過在pfet區(qū)域中的鰭下方選擇性地蝕刻犧牲sige層而形成。

現(xiàn)在將參考附圖詳細(xì)地描述本發(fā)明。

圖1示出根據(jù)本發(fā)明的一個實施例的絕緣體上應(yīng)變硅(ssoi)結(jié)構(gòu)的橫截面圖。在一個實施例中，對于包括被構(gòu)建在ssoi前體上的finfet結(jié)構(gòu)的實施例，ssoi結(jié)構(gòu)包括襯底10、電介質(zhì)層20、硅鍺層30和應(yīng)變半導(dǎo)體材料層40。在另一實施例中，襯底10、電介質(zhì)層20和硅鍺層30可以由絕緣體上熱混合硅鍺(tmsgoi)襯底或絕緣體上應(yīng)變硅鍺(ssgoi)襯底替代。

襯底10由任何常規(guī)的半導(dǎo)體襯底材料構(gòu)成。常規(guī)的半導(dǎo)體襯底材料包括但不限于硅(si)、鍺(ge)、硅鍺(sige)、碳化硅、iii-v族化合物半導(dǎo)體、ii-vi族化合物半導(dǎo)體、以及它們的組合和多層。

電介質(zhì)層20覆于襯底10之上。電介質(zhì)層20可以包括掩埋氧化物(box)或其它電介質(zhì)材料。box材料可以包括任何常規(guī)的氧化物材料，例如，二氧化硅(sio2)。電介質(zhì)層20具有約10nm至約500nm的典型厚度。電介質(zhì)層20可以通過熱氧化襯底10的暴露表面而形成，或者可以使用例如化學(xué)氣相沉積(cvd)或原子層沉積(ald)而被沉積在襯底10上。如在本文中所用的，并且除非另有說明，否則術(shù)語“沉積”可以包括適用于要被沉積的材料的任何現(xiàn)在已知的或以后開發(fā)的技術(shù)，所述技術(shù)包括但不限于，例如：化學(xué)氣相沉積(cvd)、低壓cvd(lpcvd)、等離子體增強cvd(pecvd)、半大氣壓cvd(sacvd)和高密度等離子體cvd(hdpcvd)、快速熱cvd(rtcvd)、超高真空cvd(uhvcvd)、限制反應(yīng)處理cvd(lrpcvd)、金屬有機cvd(mocvd)、濺射沉積、離子束沉積、電子束沉積、激光輔助沉積、熱氧化、熱氮化、旋涂法、物理氣相沉積(pvd)、原子層沉積(ald)、化學(xué)氧化、分子束外延(mbe)、鍍敷、蒸發(fā)。

硅鍺層30覆于電介質(zhì)層20之上。硅鍺層30在電介質(zhì)層20之上形成。硅鍺層30形成在電介質(zhì)層20的頂上。硅鍺層30或者通過晶片接合以及之后的已知的smart工藝而形成，或者通過在soi晶片上沉積硅鍺以及之后的熱混合和冷凝處理而形成。硅鍺層30的ge含量的按原子重量％的典型范圍為5％至60％，優(yōu)選地25％至50％。典型地，所形成的硅鍺層30的厚度范圍為約6nm至約10nm，優(yōu)選地為10nm至20nm。

應(yīng)變半導(dǎo)體材料層40覆于硅鍺層30之上。應(yīng)變半導(dǎo)體材料層40可以包括硅、硅鍺或任何適合的半導(dǎo)體材料。在一個實施例中，應(yīng)變半導(dǎo)體材料層40包括外延生長的雙軸拉伸應(yīng)變含si材料，該材料的晶格尺寸小于下伏的硅鍺層30的晶格尺寸。應(yīng)變半導(dǎo)體材料層40可以生長到小于其臨界厚度的厚度。典型地，應(yīng)變半導(dǎo)體材料層40可以生長到范圍為約10nm至約100nm的厚度。

在形成圖1所示的絕緣體上應(yīng)變硅(ssoi)結(jié)構(gòu)之后，使用常規(guī)的mosfet處理步驟形成pfet和nfet“finfet”器件，這些處理步驟包括但不限于：常規(guī)的柵極氧化預(yù)清潔和柵極電介質(zhì)形成；柵極導(dǎo)體形成和圖案化；柵極再氧化；源漏極延伸形成；通過沉積和蝕刻的側(cè)壁間隔物(spacer)形成；以及源漏極形成。在典型的finfet制造流程中，首先在整個晶片上圖案化鰭，并且一旦形成柵極堆疊、間隔物和抬升式源/漏極結(jié)構(gòu)，便分離各個器件。如下所述，本發(fā)明的實施例修改特定的處理步驟，或者將特定的處理步驟添加到常規(guī)的mosfet處理中。為了清楚起見，該討論省去了某些常規(guī)的mosfet處理步驟。

圖2a示出根據(jù)本發(fā)明的一個實施例，通過與已從圖1所示的絕緣體上應(yīng)變硅(ssoi)結(jié)構(gòu)制造出的柵極結(jié)構(gòu)50和柵極結(jié)構(gòu)60垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭43和45平行)的nfet器件和pfet器件的橫截面圖。

通過使用光刻并且將應(yīng)變半導(dǎo)體材料層40和硅鍺層30向下蝕刻到電介質(zhì)層20而在應(yīng)變半導(dǎo)體材料層40中形成鰭43和45。鰭43位于nfet區(qū)域中，鰭45位于pfet區(qū)域中。一旦形成，一示例性鰭的厚度為約4nm至約20nm，優(yōu)選地為6-10nm，并且一示例性鰭的高度為約20nm至約100nm，優(yōu)選地為30-70。鰭的長度可以處于從約100nm至數(shù)微米的范圍內(nèi)。然而，柵極間距可以為40nm至500nm。應(yīng)變半導(dǎo)體材料層40和硅鍺層30可以使用干式蝕刻技術(shù)(例如，諸如反應(yīng)離子蝕刻(rie)等的等離子體干式蝕刻或使用例如含氟氣體的非等離子體蝕刻技術(shù))而被蝕刻。

nfet區(qū)域和pfet區(qū)域中的柵極區(qū)域由分別橫斷鰭43和45堆疊的一個或多個層界定。在形成柵極結(jié)構(gòu)50和60時，柵極電介質(zhì)材料和柵極導(dǎo)體被沉積在鰭43和45之間以及鰭43和45之上，然后使用光刻和蝕刻步驟對柵極電介質(zhì)材料和柵極導(dǎo)體圖案化以界定分別橫斷鰭43和45延伸的柵極疊層(構(gòu)成柵極結(jié)構(gòu)50和柵極結(jié)構(gòu)60的層)。在一個實施例中，柵極結(jié)構(gòu)50和60可以至少包括柵極電介質(zhì)材料和柵極導(dǎo)體。柵極電介質(zhì)材料可以包括例如二氧化硅、氧氮化硅、高k電介質(zhì)等等。柵極導(dǎo)體可以包括多晶硅、金屬或者這兩者的組合等等。pfet和nfet器件可以根據(jù)需要而接收相同或不同的柵極疊層以設(shè)定閾值電壓(鰭43位于nfet區(qū)域中，鰭45位于pfet區(qū)域中)。

間隔物70在柵極結(jié)構(gòu)50和柵極結(jié)構(gòu)60的相反兩側(cè)形成。間隔物70通過在柵極結(jié)構(gòu)50和柵極結(jié)構(gòu)60的側(cè)壁上沉積并圖案化絕緣體材料而形成。絕緣體材料可以是任何電介質(zhì)材料，該電介質(zhì)材料包括但不限于sin、si3n4、sio2、硅碳氮化物等等。

在柵極結(jié)構(gòu)50和60以及間隔物70形成之后，通過諸如cvd的任何適當(dāng)?shù)墓に嚕趎fet器件和pfet器件之上(例如，在柵極結(jié)構(gòu)50和60之上，在間隔物70之上，在鰭43和45之上，在電介質(zhì)層20的任何暴露部分之上)形成層間電介質(zhì)(ild)層80。ild層80包括電介質(zhì)材料。電介質(zhì)材料可以包括氧化硅、氮化硅、氧氮化硅、旋涂玻璃(sog)、氟化石英玻璃(fsg)、摻碳氧化硅(例如，sicon)、干凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、bcb(二苯并環(huán)丁烯)、flare、silk(dowchemical，midland，mich.)、聚酰亞胺、無孔材料、多孔材料和/或它們的組合。在某些實施例中，ild層80可以包括高密度等離子體(hdp)電介質(zhì)材料(例如，hdp氧化物)和/或高縱橫比工藝(harp)電介質(zhì)材料(例如，harp氧化物)。ild層80包括任何適當(dāng)?shù)暮穸?。?yōu)選地，ild層80包括大約的厚度。將理解，ild層80可以包括一種或多種電介質(zhì)材料和/或一個或多個電介質(zhì)層。

接下來，ild層80通過化學(xué)機械拋光(cmp)工藝而被平面化，直到至少柵極結(jié)構(gòu)60的頂部被暴露。在一個實施例中，ild層80的頂面與柵極結(jié)構(gòu)50和60的頂面以及間隔物70的頂面共面，如圖2a所示例。

圖2b示出根據(jù)本發(fā)明的一個實施例，通過圖2a所示的剖面線2b-2b截取的橫截面圖，該橫截面圖通過柵極結(jié)構(gòu)60、垂直于鰭45(例如，硅鍺層30和應(yīng)變半導(dǎo)體材料層40)地示出了pfet器件。圖2b示出在三側(cè)包圍鰭45(例如，硅鍺層30和應(yīng)變半導(dǎo)體材料層40)的柵極結(jié)構(gòu)60。鰭45當(dāng)前被示出為由硅鍺層30和應(yīng)變半導(dǎo)體材料層40構(gòu)成。

圖3a示出在已去除柵極結(jié)構(gòu)60之后，通過與柵極結(jié)構(gòu)50垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭43和45平行)的圖2a的nfet器件和pfet器件的橫截面圖。

在一個實施例中，使用替代金屬柵極工藝去除柵極結(jié)構(gòu)60。進行該去除工藝以蝕刻柵極結(jié)構(gòu)60并將其完全去除。如圖3a所示，柵極結(jié)構(gòu)60的去除在側(cè)壁間隔物70之間形成柵極溝槽，該溝槽暴露被柵極結(jié)構(gòu)60覆蓋的鰭45的一部分(例如，應(yīng)變半導(dǎo)體材料層40和硅鍺層30的一部分)。電介質(zhì)層20充當(dāng)蝕刻停止層。

可以采用常規(guī)的技術(shù)來去除柵極結(jié)構(gòu)60。在一個實施例中，將掩膜(未示出)沉積在nfet區(qū)域之上(例如，沉積在之上以保護柵極結(jié)構(gòu)50，同時使柵極結(jié)構(gòu)60的頂面暴露)。在一個實施例中，掩膜是氮化物硬掩膜。在各種實施例中，掩膜可以是例如使用低壓化學(xué)氣相沉積(lpcvd)而被沉積的具有約10nm的典型厚度的氮化硅(sin)。在其它實施例中，掩膜可以是能夠在柵極結(jié)構(gòu)60的去除期間充當(dāng)蝕刻掩膜的任何掩膜材料(例如，氮化物、氧化物/氮化物疊層、氮化鈦、氮化硅、二氧化硅、碳化硅、硅碳氮化物等)。

在一個實施例中，在保護柵極結(jié)構(gòu)50之后，使用諸如tmah的濕式化學(xué)蝕刻或諸如rie的干式蝕刻去除被暴露的柵極結(jié)構(gòu)60，從而暴露電介質(zhì)層20、間隔物70的側(cè)壁、以及應(yīng)變半導(dǎo)體材料層40的一部分和硅鍺層30的一部分。本領(lǐng)域的普通技術(shù)人員將認(rèn)識到，所使用的蝕刻類型取決于構(gòu)成柵極結(jié)構(gòu)60的材料，可以使用其它蝕刻工藝，例如濕式化學(xué)蝕刻、激光燒蝕等等。

圖3b示出根據(jù)本發(fā)明的一個實施例，通過圖3a所示的剖面線3b-3b截取的橫截面圖，該橫截面圖通過經(jīng)去除柵極結(jié)構(gòu)60而形成的柵極溝槽、垂直于鰭45(例如，硅鍺層30和應(yīng)變半導(dǎo)體材料層40)地示出了pfet器件。圖3b示出通過去除柵極結(jié)構(gòu)60而形成的柵極溝槽。鰭45(例如，硅鍺層30和應(yīng)變半導(dǎo)體材料層40)現(xiàn)在在三側(cè)被暴露。鰭45當(dāng)前被示出為由硅鍺層30和應(yīng)變半導(dǎo)體材料層40構(gòu)成。

圖4a示出根據(jù)本發(fā)明的一個實施例，在已去除通過去除柵極結(jié)構(gòu)60而被暴露的硅鍺層30的部分之后，通過與柵極結(jié)構(gòu)50垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭43和45平行)的圖3a的nfet器件和pfet器件的橫截面圖。

在一個實施例中，去除通過去除柵極結(jié)構(gòu)60而被暴露的硅鍺層30的部分。通過去除柵極結(jié)構(gòu)60而被暴露的硅鍺層30的部分例如可以使用hcl氣體蝕刻工藝而從應(yīng)變半導(dǎo)體材料層40下方被去除。硅鍺層30的該部分的去除暴露了通過移除柵極結(jié)構(gòu)60而被暴露的應(yīng)變半導(dǎo)體材料層40的部分的底面。

圖4b示出根據(jù)本發(fā)明的一個實施例，通過圖4a所示的剖面線4b-4b截取的橫截面圖，該橫截面圖通過已去除經(jīng)去除柵極結(jié)構(gòu)60而被暴露的硅鍺層30的部分之后的柵極溝槽、垂直于鰭45(例如，應(yīng)變半導(dǎo)體材料層40)地示出了pfet器件。圖4b示出已去除經(jīng)去除柵極結(jié)構(gòu)60而被暴露的硅鍺層32的部分之后的柵極溝槽。鰭45(例如，應(yīng)變半導(dǎo)體材料層40)現(xiàn)在在全部四側(cè)被暴露。鰭45現(xiàn)在被示出為由應(yīng)變半導(dǎo)體材料層40構(gòu)成。此外，鰭45的四側(cè)通過去除經(jīng)去除柵極結(jié)構(gòu)60而被暴露的硅鍺層30的部分而被暴露，從而形成延伸穿過柵極溝槽的鰭。

圖5a示出根據(jù)本發(fā)明的一個實施例，在形成柵極結(jié)構(gòu)90之后，通過與柵極結(jié)構(gòu)50垂直的鰭(沿溝道方向)之間的區(qū)域(與鰭43和45平行)的圖4a的nfet器件和pfet器件的橫截面圖。

在一個實施例中，柵極結(jié)構(gòu)90包括本領(lǐng)域的技術(shù)人員已知的例如使用cvd或ald而沉積的材料的疊層，并且可以包括高k電介質(zhì)材料。在各種實施例中，柵極結(jié)構(gòu)90的形成包括柵極電介質(zhì)材料的沉積。在一個實施例中，柵極電介質(zhì)材料由高k電介質(zhì)材料構(gòu)成，高k電介質(zhì)材料包括但不限于二氧化鉿(hfo2)、硅酸鉿(hfsiox)、氧化鋁(al2o3)、氧化鋯(zro3)或氧化鑭(la2o3)。柵極電介質(zhì)材料被沉積在ild層80的表面、間隔物70的被暴露的頂部和側(cè)壁表面、電介質(zhì)層20的被暴露部分、以及鰭45(例如，應(yīng)變半導(dǎo)體材料層40)的被暴露部分的四側(cè)。

在一個實施例中，柵極結(jié)構(gòu)90包括功函數(shù)設(shè)定金屬和柵極導(dǎo)體材料。功函數(shù)設(shè)定金屬可以是沉積在柵極電介質(zhì)材料之上的諸如氮化鈦(tin)或氮化鉭(tan)的材料。本領(lǐng)域的技術(shù)人員將理解，功函數(shù)設(shè)定金屬的選擇和使用是基于finfet器件的所希望的電特性的。柵極導(dǎo)體材料被沉積在功函數(shù)設(shè)定金屬之上，從而使用例如鎢(w)或鋁(al)填充柵極溝槽。柵極結(jié)構(gòu)90的各種層和材料作為例子而被給出，并非意味著限制。用于形成柵極結(jié)構(gòu)90的多余材料可以從ild層80的表面去除。例如，可以使用cmp去除包括柵極電介質(zhì)材料、功函數(shù)設(shè)定金屬和柵極導(dǎo)體材料的用于形成柵極結(jié)構(gòu)90的多余材料。結(jié)果是，柵極結(jié)構(gòu)90被掩埋在鰭45(例如，應(yīng)變半導(dǎo)體材料層40)的一部分的下方，并且在四側(cè)包圍鰭45的一部分。

在另一實施例中，柵極結(jié)構(gòu)90包括可流動的氧化物部分?？闪鲃拥难趸锊糠直辉O(shè)置在鰭45(例如，應(yīng)變半導(dǎo)體材料層40)的被暴露的部分的底面與電介質(zhì)層20之間。在一個實施例中，可流動的氧化物可以是能夠從柵極溝槽的底部向上填充到鰭45(例如，應(yīng)變半導(dǎo)體材料層40)的被暴露的部分的底面高度的任何類型的可流動的氧化物。結(jié)果是，柵極結(jié)構(gòu)90的一部分(可流動的氧化物)被掩埋在鰭45(例如，應(yīng)變半導(dǎo)體材料層40)的一部分的下方，柵極結(jié)構(gòu)90的另一部分在三側(cè)包圍鰭45的部分。

圖5b示出根據(jù)本發(fā)明的一個實施例，通過圖5a所示的剖面線5b-5b截取的橫截面圖，該橫截面圖通過形成柵極結(jié)構(gòu)90之后的柵極溝槽、垂直于鰭45(例如，應(yīng)變半導(dǎo)體材料層40)地示出了pfet器件。圖5b示出形成柵極結(jié)構(gòu)90之后的柵極溝槽。鰭45(例如，應(yīng)變半導(dǎo)體材料層40)現(xiàn)在在全部四側(cè)被柵極結(jié)構(gòu)90包圍。在另一實施例中，柵極結(jié)構(gòu)90具有被掩埋在鰭45(例如，應(yīng)變半導(dǎo)體材料層40)的一部分的下方的部分(可流動的氧化物)，并且具有在三側(cè)包圍鰭45的該部分的另一部分。