本發(fā)明構(gòu)思的示例實施方式涉及三維(3d)半導(dǎo)體器件，更具體地，涉及高集成的3d半導(dǎo)體存儲器件。

背景技術(shù)：

半導(dǎo)體器件已經(jīng)被高集成以便提供優(yōu)良的性能和低的制造成本。半導(dǎo)體器件的集成密度直接影響半導(dǎo)體器件的成本，從而導(dǎo)致對高度集成的半導(dǎo)體器件的需求。常規(guī)二維的(2d)或平面的半導(dǎo)體器件的集成密度可以主要地由單位存儲單元占據(jù)的面積確定。因此，常規(guī)2d半導(dǎo)體器件的集成密度可以極大地受形成精細(xì)圖案的技術(shù)的影響。然而，由于除了其它因素之外，需要極昂貴的設(shè)備來形成精細(xì)圖案，所以2d半導(dǎo)體器件的集成密度繼續(xù)增大，但是仍然受限制。三維(3d)半導(dǎo)體存儲器件已經(jīng)被發(fā)展來克服以上限制。3d半導(dǎo)體存儲器件可以包括三維地布置的存儲單元。

技術(shù)實現(xiàn)要素：

本發(fā)明構(gòu)思的示例實施方式可以提供一種能夠改善集成密度的三維(3d)半導(dǎo)體器件。

在一方面中，一種3d半導(dǎo)體器件可以包括：基板，包括單元陣列區(qū)域和連接區(qū)域；以及疊層結(jié)構(gòu)，從單元陣列區(qū)域延伸到連接區(qū)域。疊層結(jié)構(gòu)可以包括第一疊層和在第一疊層上的第二疊層，第一疊層和第二疊層的每個可以包括第一電極和在第一電極上的第二電極。在連接區(qū)域中，第一疊層的第二電極的側(cè)壁可以與第二疊層的第二電極的側(cè)壁水平地間隔開第一距離。在第一疊層和第二疊層的每個中，第一電極的側(cè)壁可以與第二電極的側(cè)壁水平地間隔開第二距離。第二距離可以小于第一距離的一半。

在一方面中，一種3d半導(dǎo)體器件可以包括：基板，包括單元陣列區(qū)域和連接區(qū)域；以及多個疊層，豎直地層疊在基板上。每個疊層可以具有設(shè)置在連接區(qū)域中的墊(pad)部分，每個疊層可以包括豎直地層疊的多個電極。疊層的墊部分的頂表面的端部可以彼此水平地間隔開第一距離。在疊層的墊部分的至少一個中，最上面的電極的側(cè)壁可以與最下面的電極的側(cè)壁水平地間隔開第二距離。第二距離可以小于第一距離的一半。

在一方面中，一種3d半導(dǎo)體器件可以包括：基板，包括單元陣列區(qū)域和連接區(qū)域；疊層結(jié)構(gòu)，包括豎直地層疊在基板上的多個疊層，每個疊層具有設(shè)置在連接區(qū)域中的墊部分；以及接觸插塞，分別連接到疊層的墊部分。疊層的每個墊部分可以包括豎直地層疊的多個電極。在疊層的墊部分的至少一個中，電極的側(cè)壁可以在彼此相鄰的接觸插塞之間彼此水平地間隔開。

在一方面中，一種3d半導(dǎo)體器件可以包括：基板，包括單元陣列區(qū)域和連接區(qū)域；以及疊層結(jié)構(gòu)，在基板上在一個方向上延伸。疊層結(jié)構(gòu)可以包括交替地并且豎直地層疊在基板上且使絕緣層插設(shè)在兩者之間的第一電極和第二電極。在連接區(qū)域中，每個第一電極可以具有通過設(shè)置在每個第一電極上的第二電極暴露的第一端部。在連接區(qū)域中，每個第二電極可以具有通過設(shè)置在每個第二電極上的第一電極暴露的第二端部。第一電極的第一端部可以具有在所述一個方向上的第一寬度，第二電極的第二端部可以具有在所述一個方向上的第二寬度。第一寬度可以小于第二寬度的一半。

在示例實施方式中，一種3d半導(dǎo)體器件包括：基板，包括單元陣列區(qū)域和連接區(qū)域；疊層結(jié)構(gòu)，包括豎直地層疊在基板上的多個疊層，每個疊層從單元陣列區(qū)域延伸到連接區(qū)域中，其中每個隨后更高的疊層比它下面的疊層延伸更小的距離到連接區(qū)域中；并且每個疊層包括具有側(cè)壁和頂表面的多個電極，最上面的電極比該疊層內(nèi)的任何其他電極延伸到連接區(qū)域中更小的距離，其中由每個疊層中的最上面的電極的側(cè)壁和頂表面的交叉點限定的線與基板形成一角度，該角度小于由該疊層內(nèi)的電極的側(cè)壁和頂部的交叉點限定的線與基板形成的角度。

在示例實施方式中，一種3d半導(dǎo)體器件包括穿過單元陣列區(qū)域中的疊層的多個豎直結(jié)構(gòu)以及設(shè)置在每個豎直結(jié)構(gòu)與疊層之間的數(shù)據(jù)存儲層。

在示例實施方式中，一種3d半導(dǎo)體器件包括垂直nand(vnand)器件。

在示例實施方式中，一種半導(dǎo)體器件包括疊層結(jié)構(gòu)，該疊層結(jié)構(gòu)包括兩個階梯式結(jié)構(gòu)，該兩個階梯式結(jié)構(gòu)包括第一階梯結(jié)構(gòu)和第二階梯結(jié)構(gòu)，該第一階梯結(jié)構(gòu)由該疊層結(jié)構(gòu)內(nèi)的各個疊層的臺階限定，并具有與其相關(guān)的關(guān)于基板的較小角度，第二階梯結(jié)構(gòu)由各個疊層內(nèi)的各個電極的臺階限定并具有與其相關(guān)的關(guān)于基板的較大角度。

在示例實施方式中，一種3d半導(dǎo)體器件包括：填充絕緣層，形成在基板上以覆蓋疊層結(jié)構(gòu)；導(dǎo)線，形成在填充絕緣層之上；以及接觸插塞，將導(dǎo)線連接到與每個疊層內(nèi)的電極相關(guān)的墊。

附圖說明

考慮到附圖以及伴隨的詳細(xì)描述，本發(fā)明構(gòu)思將變得更加明顯。

圖1是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的三維(3d)半導(dǎo)體器件的截面圖。

圖2是圖1的部分‘a(chǎn)’的放大圖。

圖3至7是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的部分的截面圖。

圖8是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖9是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖10是圖9的部分‘a(chǎn)’的放大圖。

圖11是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖12是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖13是圖12的部分‘a(chǎn)’的放大圖。

圖14是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖15是圖14的部分‘a(chǎn)’的放大圖。

圖16是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖17是圖16的部分‘a(chǎn)’的放大圖。

圖18是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖19是圖18的部分‘a(chǎn)’的放大圖。

圖20和21是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖22和23是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體器件的截面圖。

圖24至28是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的形成3d半導(dǎo)體器件的疊層結(jié)構(gòu)的方法的截面圖。

圖29是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體存儲器件的示意性框圖。

圖30是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體存儲器件的平面圖。

圖31是沿圖30的線i-i'截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體存儲器件。

圖32是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體存儲器件的示意性框圖。

圖33是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的參照圖32描述的3d半導(dǎo)體存儲器件的截面圖。

具體實施方式

圖1是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的三維(3d)半導(dǎo)體器件的截面圖。圖2是圖1的部分‘a(chǎn)’的放大圖。

包括豎直層疊結(jié)構(gòu)的集成電路，諸如vnand器件，可以包括單元陣列區(qū)域car和連接區(qū)域cnr。在一示例實施方式中，疊層結(jié)構(gòu)st包括從單元陣列區(qū)域car延伸到連接區(qū)域cnr中的多個疊層str。每個隨后更高的疊層str(也就是，“更高”的意思是它離疊層存在于其上的基板10更遠(yuǎn))比其下面的疊層str延伸更小的距離到連接區(qū)域cnr中。每個疊層str包括多個電極，其中上電極比它下面的電極延伸到連接區(qū)域cnr中更小的距離。例如，在每個疊層str包括兩個電極el1和el2(上電極和下電極)的實施方式中，上電極el2比下電極el1更少地延伸到連接區(qū)域中。

沿疊層結(jié)構(gòu)內(nèi)的不同疊層中的最短的電極的側(cè)壁和頂部的交叉點繪出的線與基板形成一角度，該角度不同于(例如小于)基板和沿疊層內(nèi)的電極的側(cè)壁和頂部的交叉點繪出的線之間的角度。例如，在每個疊層str包括兩個電極(el2(上)和el1(下))并且在疊層結(jié)構(gòu)st內(nèi)有五個疊層str的示例實施方式中，其中每個電極可以被看作疊層str中的臺階的梯面(頂表面)和豎板(riser)(側(cè)壁)，沿疊層結(jié)構(gòu)st內(nèi)的不同疊層中的最短的電極(el2)的側(cè)壁和頂部的交叉點繪出的線與基板形成一角度，該角度不同于(例如小于)基板10(或緊接在下面的疊層中的頂電極)和沿疊層內(nèi)的電極的側(cè)壁和頂部的交叉點(也就是，沿電極el2和el1的側(cè)壁和頂部的交叉點)繪出的線之間的角度。在示例實施方式中，電極的側(cè)壁可以以相對基板10的一角度傾斜。

疊層結(jié)構(gòu)st可以看作兩個階梯式結(jié)構(gòu)：第一階梯式結(jié)構(gòu)，由疊層結(jié)構(gòu)內(nèi)的各個疊層的“臺階”限定(具有與其相關(guān)的較小角度)；以及第二階梯式結(jié)構(gòu)，由各個疊層內(nèi)的各個電極的“臺階”限定(具有與其相關(guān)的較大的角度)。

填充絕緣層110可以形成在基板10上以覆蓋疊層結(jié)構(gòu)st，其中導(dǎo)線cl形成在上面。接觸插塞plg可以將導(dǎo)線cl連接到設(shè)置在每個疊層str內(nèi)的最上面的電極(例如el2)上或由最上面的電極(例如el2)構(gòu)成的墊(pad)。在根據(jù)本發(fā)明構(gòu)思的原理的示例實施方式中，各個疊層str的第二階梯式結(jié)構(gòu)可能影響填充絕緣層110的更好的填充使得填充絕緣層110在沒有空隙或氣隙的情況下被填充。

在示例實施方式中，疊層str內(nèi)的電極的端部之間的距離d2可以小于不同的疊層str內(nèi)的對應(yīng)電極(例如el2)之間的距離d1。不同的疊層str內(nèi)的對應(yīng)電極(例如el2)之間的距離p1可以大于疊層str內(nèi)的電極之間的距離p2或電極的厚度。

參照圖1和圖2，基板10可以包括單元陣列區(qū)域car和連接區(qū)域cnr。疊層結(jié)構(gòu)st可以設(shè)置在單元陣列區(qū)域car和連接區(qū)域cnr的基板10上并可以在遠(yuǎn)離單元陣列區(qū)域car的一個方向上延伸。疊層結(jié)構(gòu)st可以具有在連接區(qū)域cnr的基板10上的階梯式結(jié)構(gòu)。換句話說，連接區(qū)域cnr的疊層結(jié)構(gòu)st的高度可以隨著從單元陣列區(qū)域car到連接區(qū)域cnr中的水平距離增大而階梯式地減小。也就是，在示例實施方式中，疊層結(jié)構(gòu)st延伸到連接區(qū)域cnr中，同時到連接區(qū)域cnr中的延伸部隨著每個疊層結(jié)構(gòu)str隨后疊置在之前的疊層str上而減小。

疊層結(jié)構(gòu)st可以包括豎直地層疊在基板10上的多個疊層str。每個疊層str可以包括豎直地層疊的多個電極el1和el2以及設(shè)置在電極el1和el2之間的絕緣層ild。電極el1和el2可以由導(dǎo)電材料(例如摻雜的半導(dǎo)體材料或金屬)形成。在一些實施方式中，每個疊層str可以包括第一電極el1和設(shè)置在第一電極el1上的第二電極el2。

在示例實施方式中，每個疊層str可以包括在連接區(qū)域cnr中的墊(pad)部分pad。在示例實施方式中，每個疊層str的第一電極el1和第二電極el2的端部ep1和ep2可以構(gòu)成連接區(qū)域cnr中的墊部分pad。在示例實施方式中，每個第一電極el1可以具有通過設(shè)置在其上的第二電極el2暴露(也就是，保持未覆蓋)的第一端部ep1，每個第二電極el2可以具有通過設(shè)置在其上的第一電極el1而暴露的第二端部ep2。每個墊部分pad可以包括第一電極el1的第一端部ep1和第二電極el2的第二端部ep2。如圖2所示，第一端部ep1可以具有第一寬度w1，第二端部ep2可以具有第二寬度w2。在示例實施方式中，第一寬度w1可以小于第二寬度w2的一半。

疊層str的長度可以隨著從基板10起的高度增大而順序地減小。因而，豎直地彼此相鄰的疊層str中的上面一個的墊部分pad可以暴露豎直地彼此相鄰的疊層str中的下面一個的墊部分pad。換句話說，疊層str的墊部分pad可以在連接區(qū)域cnr中在基板10上構(gòu)成階梯式結(jié)構(gòu)(也就是說，“豎板和梯面”)。

換句話說，包括多個疊層str的疊層結(jié)構(gòu)st可以包括在連接區(qū)域cnr中設(shè)置在豎直地和水平地彼此不同的位置處的多個墊部分pad。墊部分pad的頂表面的端部可以以相等的距離彼此水平地間隔開。在示例實施方式中，每個墊部分pad可以包括順序地層疊的多個電極。

在示例實施方式中，疊層結(jié)構(gòu)st的墊部分pad的頂表面的端部可以彼此水平地間隔開第一距離d1，墊部分pad的頂表面可以彼此豎直地間隔開第一豎直節(jié)距p1，如圖2所示。在示例實施方式中，第一豎直節(jié)距p1指的是豎直地彼此相鄰的墊部分pad的頂表面之間的高度差。第一豎直節(jié)距p1可以根據(jù)包括在每個墊部分pad中的電極的數(shù)目而改變。在一些實施方式中，第一豎直節(jié)距p1可以等于或大于第一電極el1的頂表面和第二電極el2的頂表面之間的第二豎直節(jié)距p2的兩倍。

在示例實施方式中，接觸插塞plg可以分別連接到疊層結(jié)構(gòu)st的墊部分pad。每個接觸插塞plg可以與每個墊部分pad的最上面的電極(例如第二電極el2)接觸。在每個墊部分pad中，最下面的電極(例如第一電極el1)的側(cè)壁可以與最上面的電極(例如第二電極el2)的側(cè)壁水平地間隔開。每個墊部分pad的第一電極el1和第二電極el2的側(cè)壁可以設(shè)置在彼此相鄰的接觸插塞plg之間。

在示例實施方式中，在每個墊部分pad中，對應(yīng)于最上面的電極的第二電極el2可以與接觸插塞plg接觸，對應(yīng)于最下面的電極的第一電極el1的側(cè)壁可以與第二電極el2的側(cè)壁水平地間隔開。如圖2所示，與第一電極el1的側(cè)壁和第二電極el2的側(cè)壁之間的水平距離對應(yīng)的第二距離d2可以小于第一距離d1的約一半。此外，第二距離d2可以小于接觸插塞plg的寬度w。

由于墊部分pad，疊層結(jié)構(gòu)st可以具有第一階梯式結(jié)構(gòu)的側(cè)壁輪廓。由于每個墊部分pad的第一電極el1和第二電極el2的側(cè)壁彼此水平地間隔開，所以每個墊部分pad可以具有第二階梯式結(jié)構(gòu)的側(cè)壁輪廓。第一階梯式結(jié)構(gòu)可以具有相對于基板10的頂表面的第一傾斜角θ1，第一傾斜角θ1可以小于90度。第二階梯式結(jié)構(gòu)可以具有相對于基板10的頂表面的第二傾斜角θ2，第二傾斜角θ2可以大于第一傾斜角θ1并且小于90度。

填充絕緣層110可以設(shè)置在基板10上以覆蓋疊層結(jié)構(gòu)st并可以具有平坦化的頂表面。導(dǎo)線cl可以設(shè)置在連接區(qū)域cnr的填充絕緣層110上并可以分別連接到接觸插塞plg。

由于單元陣列區(qū)域car的疊層結(jié)構(gòu)st和連接區(qū)域cnr的疊層結(jié)構(gòu)st之間的高度差，填充絕緣層110可以隨著從單元陣列區(qū)域car起的水平距離增大而逐漸地變厚。填充絕緣層110可以填充空間sr(在下文，被稱為“臺階區(qū)域sr”)，其每個被限定在豎直地彼此相鄰的墊部分pad之間。

在示例實施方式中，隨著單元陣列區(qū)域car的疊層結(jié)構(gòu)st的高度(即層疊的電極el1和el2的數(shù)目)增大，每個墊部分pad的電極el1和el2的數(shù)目也可以增加。由于每個墊部分pad具有第二階梯式結(jié)構(gòu)的側(cè)壁輪廓(該第二階梯式結(jié)構(gòu)的側(cè)壁輪廓通過其電極el1和el2而具有第二傾斜角θ2)，所以即使墊部分pad的第一豎直節(jié)距p1增大，填充絕緣層110也可以容易地填充臺階區(qū)域sr。

圖3至圖7是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的疊層結(jié)構(gòu)的部分的截面圖。為了說明的容易和方便，對與圖1和2的實施方式中相同的元件或技術(shù)特征的描述將省略或僅簡要地提及。

參照圖3至7，疊層結(jié)構(gòu)st可以包括豎直地層疊的多個疊層str，每個疊層str可以包括設(shè)置在連接區(qū)域cnr中的墊部分pad。因此，疊層結(jié)構(gòu)st可以包括設(shè)置在豎直地和水平地彼此不同的位置處的墊部分pad。在示例實施方式中，豎直地彼此相鄰的墊部分pad的頂表面的端部可以彼此水平地間隔開第一距離d1，相鄰的墊部分pad的頂表面可以彼此豎直地間隔開第一豎直節(jié)距p1。

在示例實施方式中，每個疊層str可以包括豎直地層疊的多個電極el1、el2、el3和el4，電極el1、el2、el3和el4的第二豎直節(jié)距p2可以小于第一豎直節(jié)距p1的一半。在一些實施方式中，每個疊層str可以包括順序地層疊的第一電極el1、第二電極el2、第三電極el3和第四電極el4，每個墊部分pad可以包括第一至第四電極el1、el2、el3和el4的端部。第一至第四電極el1、el2、el3和el4可以具有基本上相同的厚度并可以以相等的第二豎直節(jié)距p2層疊。在每個墊部分pad中，對應(yīng)于最上面的電極的第四電極el4可以與接觸插塞plg接觸，對應(yīng)于最下面的電極的第一電極el1的側(cè)壁可以與第四電極el4的側(cè)壁水平地間隔開第二距離d2。在示例實施方式中，第二距離d2可以小于第一距離d1的約一半。

這種疊層結(jié)構(gòu)st可以具有由墊部分pad形成的第一階梯式結(jié)構(gòu)和由每個墊部分pad的第一至第四電極el1、el2、el3和el4形成的第二階梯式結(jié)構(gòu)。在示例實施方式中，第一階梯式結(jié)構(gòu)可以具有第一傾斜角θ1，第二階梯式結(jié)構(gòu)可以具有不同于第一傾斜角θ1的第二傾斜角θ2，如參照圖1和2所述的。

參照圖3和4，第二電極el2和第三電極el3的側(cè)壁可以在第一電極el1和第四電極el4的側(cè)壁之間彼此水平地間隔開。在示例實施方式中，第一至第四電極el1、el2、el3和el4的側(cè)壁可以基本上垂直于第一至第四電極el1、el2、el3和el4的頂表面。備選地，如圖4所示，第一至第四電極el1、el2、el3和el4可以分別具有關(guān)于第一至第四電極el1、el2、el3和el4的頂表面傾斜的側(cè)壁。

參照圖5，設(shè)置在最上面的第四電極el4下面的第三電極el3的側(cè)壁可以與最上面的第四電極el4的側(cè)壁對準(zhǔn)。此外，設(shè)置在最下面的第一電極el1上的第二電極el2的側(cè)壁可以與最下面的第一電極el1的側(cè)壁對準(zhǔn)。

在示例實施方式中，如圖6所示，第二電極el2和第三電極el3的側(cè)壁可以與最下面的第一電極el1的側(cè)壁對準(zhǔn)。在其它示例實施方式中，如圖7所示，第二電極el2和第三電極el3的側(cè)壁可以與最上面的第四電極el4的側(cè)壁對準(zhǔn)。

圖8是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖。

參照圖8，基板10可以包括第一連接區(qū)域cnr1、第二連接區(qū)域cnr2以及設(shè)置在第一連接區(qū)域cnr1和第二連接區(qū)域cnr2之間的單元陣列區(qū)域car。疊層結(jié)構(gòu)st可以設(shè)置在基板10上。疊層結(jié)構(gòu)st可以包括豎直地層疊在基板10上的多個疊層str。疊層結(jié)構(gòu)st可以從單元陣列區(qū)域car延伸到第一連接區(qū)域cnr1和第二連接區(qū)域cnr2中，并可以具有在第一連接區(qū)域cnr1和第二連接區(qū)域cnr2中的階梯式結(jié)構(gòu)。換句話說，疊層str的長度可以隨著從基板10起的豎直距離增大而連續(xù)地減小。

在示例實施方式中，每個疊層str可以包括豎直層疊的電極el1和el2以及設(shè)置在電極el1和el2之間的絕緣層ild。在示例實施方式中，每個疊層str可以包括第一電極el1和第二電極el2以及設(shè)置在第一電極el1和第二電極el2之間的絕緣層ild。換句話說，包括多個疊層str的疊層結(jié)構(gòu)st可以包括交替地且重復(fù)地層疊的第一電極el1和第二電極el2。每個第一電極el1可以具有分別設(shè)置在第一連接區(qū)域cnr1和第二連接區(qū)域cnr2中的第一端部，每個第二電極el2可以具有分別設(shè)置在第一連接區(qū)域cnr1和第二連接區(qū)域cnr2中的第二端部。

根據(jù)本發(fā)明構(gòu)思的一些示例實施方式，疊層結(jié)構(gòu)st可以包括在第一連接區(qū)域cnr1中設(shè)置在豎直地彼此不同的位置處的第一墊部分pad1。第一墊部分pad1的頂表面的端部可以以相等的距離彼此水平地間隔開。此外，疊層結(jié)構(gòu)st可以包括在第二連接區(qū)域cnr2中設(shè)置在豎直地彼此不同的位置處的第二墊部分pad2。第二墊部分pad2的頂表面的端部可以以相等的距離彼此水平地間隔開。

在示例實施方式中，第一墊部分pad1和第二墊部分pad2的每個可以包括層疊的第一電極el1和第二電極el2的端部。具體地，每個第一墊部分pad1可以包括設(shè)置在第一連接區(qū)域cnr1中的第一電極el1的第一端部和設(shè)置在第一電極el1上的第二電極el2的第二端部。每個第二墊部分pad2可以包括設(shè)置在第二連接區(qū)域cnr2中的第二電極el2的第二端部和設(shè)置在第二電極el2上的第一電極el1的第一端部。

在示例實施方式中，在第一連接區(qū)域cnr1中，彼此相鄰的第一墊部分pad1的頂表面的端部可以彼此水平地間隔開第一距離d1。在第一連接區(qū)域cnr1中，彼此相鄰的第一墊部分pad1的頂表面可以彼此豎直地間隔開第一豎直節(jié)距(圖2的p1)。第一豎直節(jié)距p1可以等于或大于第一電極el1和第二電極el2的豎直節(jié)距(圖2的p2)的兩倍。同樣地，在第二連接區(qū)域cnr2中，彼此相鄰的第二墊部分pad2的頂表面的端部可以彼此水平地間隔開第三距離d3。在第二連接區(qū)域cnr2中，彼此相鄰的第二墊部分pad2的頂表面可以彼此豎直地間隔開第一豎直節(jié)距(圖1的p1)。在一些實施方式中，第三距離d3可以等于第一距離d1。備選地，第三距離d3可以不同于第一距離d1。此外，第二墊部分pad2可以設(shè)置在與第一墊部分pad1不同的水平處。第一墊部分pad1的豎直厚度可以基本上彼此相等。至少一個第二墊部分pad2的豎直厚度可以不同于其它第二墊部分pad2的豎直厚度。例如，第二墊部分pad2中的最下面的一個的豎直厚度可以小于其它的第二墊部分pad2的豎直厚度。

在示例實施方式中，第一接觸插塞plg1可以分別連接到第一墊部分pad1的第二電極el2，第二接觸插塞plg2可以分別連接到第二墊部分pad2的第一電極el1。

在第一連接區(qū)域cnr1中，第一墊部分pad1的頂表面的端部可以彼此水平地間隔開第一距離d1，如上所述。在示例實施方式中，第一距離d1可以基本上等于第一連接區(qū)域cnr1中的彼此相鄰的第一電極el1的側(cè)壁之間的水平距離和彼此相鄰的第二電極el2的側(cè)壁之間的水平距離。

在每個第一墊部分pad1中，第二電極el2的側(cè)壁和第一電極el1的側(cè)壁可以設(shè)置在彼此水平地不同的位置，第二電極el2的側(cè)壁可以與第一電極el1的側(cè)壁水平地間隔開第二距離d2。在示例實施方式中，第二距離d2可以小于第一距離d1的一半，第一距離d1對應(yīng)于彼此相鄰的第一墊部分pad1的頂表面的端部之間的水平距離。此外，第二距離d2可以小于第一接觸插塞plg1的寬度。每個第一墊部分pad1的第一電極el1和第二電極el2的側(cè)壁可以設(shè)置在彼此相鄰的第一接觸插塞plg1之間。

在第二連接區(qū)域cnr2中，第二墊部分pad2的頂表面的端部可以彼此水平地間隔開第三距離d3，如上所述。在示例實施方式中，第三距離d3可以基本上等于第二連接區(qū)域cnr2中的彼此相鄰的第一電極el1的側(cè)壁之間的水平距離和彼此相鄰的第二電極el2的側(cè)壁之間的水平距離。

在每個第二墊部分pad2中，第一電極el1的側(cè)壁和第二電極el2的側(cè)壁可以設(shè)置在水平地彼此不同的位置，第二電極el2的側(cè)壁可以與第一電極el1的側(cè)壁水平地間隔開第四距離d4。在示例實施方式中，第四距離d4可以小于第三距離d3的一半，第三距離d3對應(yīng)于彼此相鄰的第二墊部分pad2的頂表面的端部之間的水平距離。此外，第四距離d4可以小于第二接觸插塞plg2的寬度。在示例實施方式中，第四距離d4可以基本上等于第二距離d2。備選地，第四距離d4可以不同于第二距離d2。每個第二墊部分pad2的第一電極el1和第二電極el2的側(cè)壁可以設(shè)置在彼此相鄰的第二接觸插塞plg2之間。

疊層結(jié)構(gòu)st可以具有通過第一連接區(qū)域cnr1中的第一墊部分pad1實現(xiàn)的第一階梯式結(jié)構(gòu)，每個第一墊部分pad1可以具有通過包括在其中的第一電極el1和第二電極el2實現(xiàn)的第二階梯式結(jié)構(gòu)。第一階梯式結(jié)構(gòu)可以具有相對于基板10的頂表面的第一傾斜角θ1，第一傾斜角θ1可以小于90度。第二階梯式結(jié)構(gòu)可以具有相對于基板10的頂表面的第二傾斜角θ2，第二傾斜角θ2可以大于第一傾斜角θ1并小于90度。疊層結(jié)構(gòu)st還可以包括在第二連接區(qū)域cnr2中的第一階梯式結(jié)構(gòu)和第二階梯式結(jié)構(gòu)。

填充絕緣層110可以設(shè)置在基板10的整個頂表面上以覆蓋疊層結(jié)構(gòu)st并可以具有平坦化的頂表面。第一導(dǎo)線cl1可以設(shè)置在第一連接區(qū)域cnr1的填充絕緣層110上從而分別連接到第一接觸插塞plg1，第二導(dǎo)線cl2可以設(shè)置在第二連接區(qū)域cnr2的填充絕緣層110上從而分別連接到第二接觸插塞plg2。

圖9是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖。圖10是圖9的部分‘a(chǎn)’的放大圖。在圖9和10的實施方式中，為了說明的容易和方便，與圖8的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖9，疊層結(jié)構(gòu)st可以包括豎直地層疊的多個疊層str，每個疊層str可以包括豎直地層疊的第一電極el1和第二電極el2。

疊層結(jié)構(gòu)st可以包括在第一連接區(qū)域cnr1中設(shè)置在水平地和豎直地彼此不同的位置處的第一墊部分pad1。此外，疊層結(jié)構(gòu)st可以包括在第二連接區(qū)域cnr2中設(shè)置在水平地和豎直地彼此不同的位置處的第二墊部分pad2。

在示例實施方式中，疊層結(jié)構(gòu)st的第一墊部分pad1的頂表面的端部可以彼此水平地間隔開第一距離d1，第一墊部分pad1的頂表面可以彼此豎直地間隔開第一豎直間距p1，如圖10所示。這里，第一豎直節(jié)距p1可以等于或大于約第一電極el1和第二電極el2的高度差p2(或第二豎直節(jié)距p2)的約兩倍。同樣地，第二墊部分pad2的頂表面的端部可以在第二連接區(qū)域cnr2中彼此水平地間隔開第三距離。第二墊部分pad2的頂表面可以在第二連接區(qū)域cnr2中彼此豎直地間隔開第一豎直節(jié)距p1。

在示例實施方式中，第一接觸插塞plg1可以分別連接到第一墊部分pad1的第二電極el2，第二接觸插塞plg2可以分別連接到第二墊部分pad2的第一電極el1。

在示例實施方式中，在第一墊部分el1的至少一個中，第一電極el1和第二電極el2的側(cè)壁可以彼此對準(zhǔn)。此外，在第一墊部分pad1的至少另一個中，第二電極el2的側(cè)壁和第一電極el1的側(cè)壁可以設(shè)置在豎直地和水平地彼此不同的位置。在示例實施方式中，與第一電極el1的側(cè)壁和第二電極el2的側(cè)壁之間的水平距離對應(yīng)的第二距離d2可以小于與第一墊部分pad1的頂表面的端部之間的水平距離對應(yīng)的第一距離d1的一半。同樣地，第二墊部分pad2的至少一個的第一電極el1和第二電極el2的側(cè)壁可以彼此對準(zhǔn)，第二墊部分pad2的至少另一個的第一電極el1和第二電極el2的側(cè)壁可以設(shè)置在彼此豎直地和水平地不同的位置處。

每個第一墊部分pad1的第一電極el1和第二電極el2的側(cè)壁可以設(shè)置在彼此相鄰的第一接觸插塞plg1之間，每個第二墊部分pad2的第一電極el1和第二電極el2的側(cè)壁可以設(shè)置在彼此相鄰的第二接觸插塞plg2之間。

根據(jù)本示例實施方式，疊層結(jié)構(gòu)st可以在第一連接區(qū)域cnr1中具有通過第一墊部分pad1實現(xiàn)的第一階梯式結(jié)構(gòu)，第一墊部分pad1中的至少一個可以具有通過豎直地彼此相鄰的第一電極el1和第二電極el2實現(xiàn)的第二階梯式結(jié)構(gòu)。第一階梯式結(jié)構(gòu)和第二階梯式結(jié)構(gòu)也可以提供在第二連接區(qū)域cnr2中。

圖11是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖。在本示例實施方式中，為了說明的容易和方便，與圖8的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖11，如上所述，疊層結(jié)構(gòu)st可以包括第一連接區(qū)域cnr1的第一墊部分pad1和第二連接區(qū)域cnr2的第二墊部分pad2。如上所述，第一墊部分pad1可以設(shè)置在第一連接區(qū)域cnr1中的水平地和豎直地彼此不同的位置處，第二墊部分pad2可以設(shè)置在第二連接區(qū)域cnr2中的水平地和豎直地彼此不同的位置處。

第一墊部分pad1和第二墊部分pad2的每個可以包括豎直地彼此相鄰的第一電極el1和第二電極el2，第一電極el1和第二電極el2可以具有相對于第一電極el1和第二電極el2的頂表面傾斜的側(cè)壁。換句話說，第一墊部分pad1和第二墊部分pad2的每個可以具有傾斜的側(cè)壁輪廓。

在示例實施方式中，疊層結(jié)構(gòu)st可以在第一連接區(qū)域cnr1中具有通過第一墊部分pad1實現(xiàn)的第一階梯式結(jié)構(gòu)，每個第一墊部分pad1可以具有傾斜的側(cè)壁輪廓。同樣地，疊層結(jié)構(gòu)st可以在第二連接區(qū)域cnr2中具有通過第二墊部分pad2實現(xiàn)的第二階梯式結(jié)構(gòu)，每個第二墊部分pad2可以具有傾斜的側(cè)壁輪廓。在示例實施方式中，第一階梯式結(jié)構(gòu)可以具有相對于基板10的頂表面的小于90度的第一傾斜角(見圖3的θ1)，墊部分pad1和pad2的每個的側(cè)壁可以具有大于第一傾斜角(見圖3的θ1)并且小于90度的第二傾斜角(見圖3的θ2)。

圖12是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖，圖13是圖12的部分‘a(chǎn)’的放大圖。在本示例實施方式中，為了說明的容易和方便，與圖8的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖12和13，疊層結(jié)構(gòu)st可以設(shè)置在基板10上，基板10包括第一連接區(qū)域cnr1和第二連接區(qū)域cnr2以及設(shè)置在第一連接區(qū)域cnr1和第二連接區(qū)域cnr2之間的單元陣列區(qū)域car。疊層結(jié)構(gòu)st可以包括層疊在基板10上的多個疊層str，疊層str的長度可以隨著從基板10起的距離增大而順序地減小。在示例實施方式中，每個疊層str可以包括順序地層疊的第一電極el1、第二電極el2和第三電極el3。第一至第三電極el1、el2和el3的每個可以具有分別設(shè)置在第一連接區(qū)域cnr1和第二連接區(qū)域cnr2中的端部。

疊層結(jié)構(gòu)st可以包括在第一連接區(qū)域cnr1中設(shè)置在水平地和豎直地彼此不同的位置處的第一墊部分pad1。此外，疊層結(jié)構(gòu)st還可以包括在第二連接區(qū)域cnr2中設(shè)置在水平地和豎直地彼此不同的位置處的第二墊部分pad2。疊層結(jié)構(gòu)st可以通過第一連接區(qū)域cnr1和第二連接區(qū)域cnr2中的第一墊部分pad1和第二墊部分pad2而具有階梯式的側(cè)壁輪廓。

在第一連接區(qū)域cnr1中，彼此相鄰的第一墊部分pad1的頂表面的端部可以彼此水平地間隔開第一距離d1，并可以設(shè)置在基于基板10的頂表面的彼此不同的水平。同樣地，在第二連接區(qū)域cnr2中，彼此相鄰的第二墊部分pad2的頂表面的端部可以彼此水平地間隔開第三距離d3，并可以設(shè)置在基于基板10的頂表面的彼此不同的水平。第一墊部分pad1可以設(shè)置在基于基板10的頂表面的與第二墊部分pad2不同的水平。

在示例實施方式中，第一墊部分pad1中的至少一個可以具有豎直地彼此相鄰的第一至第三電極el1、el2和el3的端部，第二墊部分pad2的至少一個可以具有豎直地彼此相鄰的第一至第三電極el1、el2和el3的端部。第一墊部分pad1的最下面的一個可以具有豎直地層疊的第一電極el1和第二電極el2的端部。第二墊部分pad2的最下面的一個可以具有疊層結(jié)構(gòu)st的最下面的第一電極el1的端部。

在示例實施方式中，在每個第一墊部分pad1中，最上面的電極可以與第一接觸插塞plg1接觸，最下面的電極的側(cè)壁可以與最上面的電極的側(cè)壁水平地間隔開。在示例實施方式中，與最上面的電極的側(cè)壁和最下面的電極的側(cè)壁之間的水平距離對應(yīng)的第二距離d2可以小于與第一墊部分pad1的頂表面的端部之間的水平距離對應(yīng)的第一距離d1的約一半。

在示例實施方式中，在第一墊部分pad1的至少一個中，第二電極el2可以對應(yīng)于最上面的電極，第三電極el3可以對應(yīng)于最下面的電極，第一電極el1可以設(shè)置在第二電極el2和第三電極el3之間。在示例實施方式中，第一電極el1的端部可以通過第二電極el2暴露，第三電極el3的端部可以通過第一電極el1暴露。

對應(yīng)于最上面的電極的第二電極el2的端部可以與第一接觸插塞plg1接觸。與最下面的第三電極el3的側(cè)壁和最上面的第二電極el2的側(cè)壁之間的水平距離對應(yīng)的第二距離d2可以小于與第一墊部分pad1的頂表面的端部之間的水平距離對應(yīng)的第一距離d1的一半。設(shè)置在第二電極el2和第三電極el3之間的第一電極el1的側(cè)壁可以與第二電極el2和第三電極el3的側(cè)壁水平地間隔開。

在示例實施方式中，在每個第二墊部分pad2中，最上面的電極可以與第二接觸插塞plg2接觸，最下面的電極的側(cè)壁可以與最上面的電極的側(cè)壁水平地間隔開。在示例實施方式中，與每個第二墊部分pad2的最上面的電極的側(cè)壁和最下面的電極的側(cè)壁之間的水平距離對應(yīng)的第四距離d4可以小于第三距離d3的約一半。

在示例實施方式中，在第二墊部分pad2的至少一個中，第一電極el1可以對應(yīng)于最上面的電極，第二電極el2可以對應(yīng)于最下面的電極。此外，在第二墊部分pad2的至少一個中，第三電極el3可以設(shè)置在第一電極el1和第二電極el2之間。在示例實施方式中，第三電極el3的端部可以通過第一電極el1暴露，第二電極el2的端部可以通過第三電極el3暴露。

第二接觸插塞plg2可以連接到對應(yīng)于最上面的電極的第一電極el1。最上面的第一電極el1的側(cè)壁和最下面的第二電極el2的側(cè)壁之間的第四距離d4可以小于第三距離d3的一半。此外，第四距離d4可以小于第二接觸插塞plg2的寬度。設(shè)置在第一電極el1和第二電極el2之間的第三電極el3的側(cè)壁可以與第一電極el1和第二電極el2的側(cè)壁水平地間隔開。

疊層結(jié)構(gòu)st可以在第一連接區(qū)域cnr1中具有通過第一墊部分pad1實現(xiàn)的第一階梯式結(jié)構(gòu)，每個第一墊部分pad1可以具有通過豎直地彼此相鄰的第一至第三電極el1、el2和el3實現(xiàn)的第二階梯式結(jié)構(gòu)。第一階梯式結(jié)構(gòu)可以具有相對于基板10的頂表面的小于90度的第一傾斜角θ1，第二階梯式結(jié)構(gòu)可以具有大于第一傾斜角θ1并且小于90度的第二傾斜角θ2。疊層結(jié)構(gòu)st還可以在第二連接區(qū)域cnr2中包括第一階梯式結(jié)構(gòu)和第二階梯式結(jié)構(gòu)。

當(dāng)填充絕緣層110沉積在豎直地彼此相鄰的第一墊部分pad1之間的臺階區(qū)域中時，臺階區(qū)域可以由于第一墊部分pad1的第二階梯式結(jié)構(gòu)而容易地用填充絕緣層110填充。

圖14是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖，圖15是圖14的部分‘a(chǎn)’的放大圖。在本示例實施方式中，為了說明的容易和方便，與圖12和13的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖14和15，疊層結(jié)構(gòu)st可以包括層疊在基板10上的多個疊層str，每個疊層str可以包括順序地層疊的第一電極el1、第二電極el2和第三電極el3。

疊層結(jié)構(gòu)st的第一墊部分pad1可以設(shè)置在第一連接區(qū)域cnr1的基板10上，疊層結(jié)構(gòu)st的第二墊部分pad2可以設(shè)置在第二連接區(qū)域cnr2的基板10上。如上所述，第一墊部分pad1和第二墊部分pad2的每個可以包括豎直地彼此相鄰的第一至第三電極el1至el3的端部。

在示例實施方式中，在第一墊部分pad1的至少一個中，第二電極el2可以對應(yīng)于最上面的電極，第三電極el3可以對應(yīng)于最下面的電極。此外，在第一墊部分pad1的至少一個中，第一電極el1可以設(shè)置在第二電極el2和第三電極el3之間。在第二墊部分pad2的至少一個中，第一電極el1可以對應(yīng)于最上面的電極，第二電極el2可以對應(yīng)于最下面的電極。此外，在第二墊部分pad2的至少一個中，第三電極el3可以設(shè)置在第一電極el1和第二電極el2之間。

在這些示例實施方式中，第一接觸插塞plg1可以分別連接到第一連接區(qū)域cnr1中的第一墊部分pad1的第二電極el2，第二接觸插塞plg2可以分別連接到第二連接區(qū)域cnr2中的第二墊部分pad2的第一電極el1。

此外，在第一墊部分pad1的至少一個中，對應(yīng)于最上面的電極的第二電極el2的側(cè)壁可以與對應(yīng)于最下面的電極的第三電極el3的側(cè)壁水平地間隔開。在示例實施方式中，第二電極el2和第三電極el3的側(cè)壁之間的第二距離d2可以小于第一距離d1的一半。此外，當(dāng)從平面圖看時，設(shè)置在第二電極el2和第三電極el3之間的第一電極el1的側(cè)壁可以設(shè)置在第二電極el2和第三電極el3的側(cè)壁之間。

在示例實施方式中，在第一墊部分pad1的另一個中，第一至第三電極el1、el2和el3的側(cè)壁可以豎直地彼此對準(zhǔn)。換句話說，另一個第一墊部分pad1的第一至第三電極el1、el2和el3的側(cè)壁可以彼此豎直地共面。

同樣地，在第二墊部分pad2的至少一個中，對應(yīng)于最上面的電極的第一電極el1的側(cè)壁可以與對應(yīng)于最下面的電極的第二電極el2的側(cè)壁水平地間隔開。在示例實施方式中，第一電極el1的側(cè)壁和第二電極el2的側(cè)壁之間的水平距離可以小于第二墊部分pad2的頂表面的端部之間的水平距離的一半。此外，當(dāng)從平面圖看時，設(shè)置在第一電極el1和第二電極el2之間的第三電極el3的側(cè)壁可以設(shè)置在第一電極el1和第二電極el2的側(cè)壁之間。

在示例實施方式中，在第二墊部分pad2的另一個中，第一至第三電極el1、el2和el3的側(cè)壁可以豎直地彼此對準(zhǔn)。換句話說，另一個第二墊部分pad2的第一至第三電極el1、el2和el3的側(cè)壁可以彼此豎直地共面。

圖16是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖，圖17是圖16的部分‘a(chǎn)’的放大圖。在本示例實施方式中，為了說明的容易和方便，與圖12和13的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖16和17，第一墊部分pad1中的一些的每個可以包括豎直地彼此相鄰的第一至第三電極el1、el2和el3。在第一墊部分pad1的一些的每個中，對應(yīng)于最上面的電極的第二電極el2的側(cè)壁可以與對應(yīng)于最下面的電極的第三電極el3的側(cè)壁水平地間隔開，第一電極el1的側(cè)壁可以與對應(yīng)于最上面的電極的第二電極el2的側(cè)壁豎直地對準(zhǔn)，如圖17所示。在示例實施方式中，第二電極el2的側(cè)壁和第三電極el3的側(cè)壁之間的第二距離d2可以小于第一墊部分pad1的頂表面的端部之間的第一距離d1的一半。

同樣地，在第二墊部分pad2的一些的每個中，對應(yīng)于最上面的電極的第一電極el1的側(cè)壁可以與對應(yīng)于最下面的電極的第二電極el2的側(cè)壁水平地間隔開，第三電極el3的側(cè)壁可以與對應(yīng)于最上面的電極的第一電極el1的側(cè)壁豎直地對準(zhǔn)。

圖18是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖，圖19是圖18的部分‘a(chǎn)’的放大圖。在本實施方式中，為了說明的容易和方便，與圖12和13的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖18和19，第一墊部分pad1中的一些的每個可以包括豎直地彼此相鄰的第一至第三電極el1、el2和el3。在第一墊部分pad1的一些的每個中，對應(yīng)于最上面的電極的第二電極el2的側(cè)壁可以與對應(yīng)于最下面的電極的第三電極el3的側(cè)壁水平地間隔開，第一電極el1的側(cè)壁可以與對應(yīng)于最下面的電極的第三電極el3的側(cè)壁豎直地對準(zhǔn)，如圖19所示。在示例實施方式中，第二電極el2的側(cè)壁和第三電極el3的側(cè)壁之間的第二距離d2可以小于第一墊部分pad1的頂表面的端部之間的第一距離d1的一半。

同樣地，在第二墊部分pad2的一些的每個中，對應(yīng)于最上面的電極的第一電極el1的側(cè)壁可以與對應(yīng)于最下面的電極的第二電極el2的側(cè)壁水平地間隔開，第三電極el3的側(cè)壁可以與對應(yīng)于最下面的電極的第二電極el2的側(cè)壁豎直地對準(zhǔn)。

圖20和21是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖。在下文，為了說明的容易和方便，與圖12和13的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖20，疊層結(jié)構(gòu)st可以在第一連接區(qū)域cnr1中包括設(shè)置在水平地和豎直地彼此不同的位置處的第一墊部分pad1。在示例實施方式中，第一墊部分pad1中的一個或一些可以具有第一豎直厚度，第一墊部分pad1中的另一個或其它可以具有第二豎直厚度。例如，包括在第一墊部分pad1的至少一個中的電極的數(shù)目可以不同于包括在第一墊部分pad1的至少另一個中的電極的數(shù)目。

在示例實施方式中，第一墊部分pad1可以包括第一墊pad1a和第二墊pad1b，如圖20所示。每個第一墊pad1a可以具有一個電極，每個第二墊pad1b可以具有順序地層疊的多個電極。在示例實施方式中，第一墊pad1a可以設(shè)置于在第一連接區(qū)域cnr1中豎直地彼此相鄰的第二墊pad1b之間。在每個第二墊pad1b中，最上面的電極的側(cè)壁可以與最下面的電極的側(cè)壁水平地間隔開。在示例實施方式中，最上面的電極的側(cè)壁和最下面的電極的側(cè)壁之間的水平距離可以小于彼此相鄰的第一墊部分pad1的頂表面的端部之間的水平距離的一半。

此外，疊層結(jié)構(gòu)st可以在第二連接區(qū)域cnr2中包括設(shè)置在水平地和豎直地彼此不同的位置處的第二墊部分pad2。像第一墊部分pad1一樣，第二墊部分pad2可以具有彼此不同的豎直厚度。換句話說，第二墊部分pad2可以包括每個具有一個電極的第一墊pad2a以及每個具有順序地層疊的多個電極的第二墊pad2b。在示例實施方式中，第一墊pad2a可以設(shè)置于在第二連接區(qū)域cnr2中的豎直地彼此相鄰的第二墊pad2b之間。

參照圖21，第一連接區(qū)域cnr1的第一墊部分pad1的豎直厚度可以不同于第二連接區(qū)域cnr2的第二墊部分pad2的豎直厚度。此外，第一連接區(qū)域cnr1的第一墊部分pad1可以包括其豎直厚度彼此不同的第一墊pad1a和第二墊pad1b。在示例實施方式中，第一墊pad1a可以具有順序地層疊的兩個電極的端部，第二墊pad1b可以具有順序地層疊的三個電極的端部。在第一墊pad1a和第二墊pad1b的每個中，最上面的電極的側(cè)壁和最下面的電極的側(cè)壁之間的水平距離可以小于第一墊部分pad1的頂表面的端部之間的水平距離的一半。

第二連接區(qū)域cnr2的第二墊部分pad2可以包括其豎直厚度彼此不同的第一墊pad2a和第二墊pad2b。在示例實施方式中，第一墊pad2a可以具有一個電極的端部，第二墊pad2b可以具有順序地層疊的兩個電極的端部。第二墊pad2b中層疊的電極的側(cè)壁之間的水平距離可以小于彼此相鄰的第二墊部分pad2的頂表面的端部之間的水平距離的一半。

圖22和23是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體器件的截面圖。在本示例實施方式中，為了說明的容易和方便，與圖8的實施方式中相同的元件或技術(shù)特征的描述將被省略或僅被簡要地提及。

參照圖22和23，疊層結(jié)構(gòu)st可以包括層疊在基板10上的多個疊層，疊層的長度可以隨著從基板10起的距離增大而順序地減小。因此，疊層結(jié)構(gòu)st可以在第一連接區(qū)域cnr1和第二連接區(qū)域cnr2中具有階梯式結(jié)構(gòu)。

具體地，疊層結(jié)構(gòu)st可以包括在第一連接區(qū)域cnr1中設(shè)置在水平地和豎直地彼此不同的位置處的第一墊部分pad1。此外，疊層結(jié)構(gòu)st還可以包括在第二連接區(qū)域cnr2中設(shè)置在水平地和豎直地彼此不同的位置處的第二墊部分pad2。

在示例實施方式中，每個疊層str可以包括順序地層疊的第一電極el1、第二電極el2、第三電極el3和第四電極el4。每個第一墊部分pad1可以包括豎直地彼此相鄰的第一至第四電極el1、el2、el3和el4的端部。每個第二墊部分pad2可以包括豎直地彼此相鄰的第一至第四電極el1、el2、el3和el4的端部。在每個第一墊部分pad1中，最上面的電極可以是第四電極el4。在每個第二墊部分pad2中，最上面的電極可以是第一電極el1。

在示例實施方式中，第一墊部分pad1的頂表面的端部可以彼此水平地間隔開第一距離d1。在每個第一墊部分pad1中，最下面的電極的側(cè)壁和最上面的電極的側(cè)壁可以彼此水平地間隔開第二距離d2。第二距離d2可以小于第一距離d1的一半。第二墊部分pad2可以類似于第一墊部分pad1。

在每個第一墊部分pad1中，對應(yīng)于最上面的電極的第四電極el4的側(cè)壁可以與對應(yīng)于最下面的電極的第一電極el1的側(cè)壁水平地間隔開第二距離d2。此外，在每個第一墊部分pad1中，第二電極el2和第三電極el3的側(cè)壁可以在第一電極el1的側(cè)壁和第四電極el4的側(cè)壁之間彼此水平地間隔開，如圖22所示。備選地，在每個第一墊部分pad1中，第二電極el2的側(cè)壁可以與第一電極el1的側(cè)壁和第三電極el3的側(cè)壁水平地間隔開，第三電極el3的側(cè)壁可以與第四電極el4的側(cè)壁豎直地對準(zhǔn)，如圖23所示。此外，第一墊部分pad1的第二電極el2和第三電極el3的側(cè)壁的位置可以如參照圖4至7所述地被各種各樣地修改。

每個第一墊部分pad1可以通過第一至第四電極el1至el4而具有階梯式的側(cè)壁輪廓。換句話說，疊層結(jié)構(gòu)st可以通過第一墊部分pad1具有第一階梯式結(jié)構(gòu)的側(cè)壁輪廓，每個第一墊部分pad1可以通過第一至第四電極el1至el4而具有第二階梯式結(jié)構(gòu)的側(cè)壁輪廓。在示例實施方式中，第一階梯式結(jié)構(gòu)可以具有小于90度的第一傾斜角(見圖3的θ1)，第二階梯式結(jié)構(gòu)可以具有大于第一傾斜角(見圖3的θ1)并小于90度的第二傾斜角(見圖3的θ2)。此外，疊層結(jié)構(gòu)st還可以在第二連接區(qū)域cnr2中具有第一階梯式結(jié)構(gòu)和第二階梯式結(jié)構(gòu)的側(cè)壁輪廓。

在下文，將參照圖24至28描述根據(jù)本發(fā)明構(gòu)思的示例實施方式的形成3d半導(dǎo)體器件的疊層結(jié)構(gòu)的方法。

圖24至28是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的形成3d半導(dǎo)體器件的疊層結(jié)構(gòu)的示例方法的截面圖。

參照圖24，薄層結(jié)構(gòu)可以形成在包括單元陣列區(qū)域car和連接區(qū)域cnr的基板10上。薄層結(jié)構(gòu)可以包括豎直地層疊在基板10上的多個疊層str，每個疊層str可以包括交替地層疊的多個水平層hl和多個絕緣層ild。在示例實施方式中，每個疊層str可以包括兩個水平層hl。

在示例實施方式中，薄層結(jié)構(gòu)可以被圖案化以在連接區(qū)域cnr的基板10上形成具有階梯式形狀的疊層結(jié)構(gòu)st。換句話說，形成疊層結(jié)構(gòu)st可以包括對薄層結(jié)構(gòu)多次重復(fù)地進(jìn)行蝕刻工藝。

在示例實施方式中，形成疊層結(jié)構(gòu)st的工藝可以包括用于形成疊層結(jié)構(gòu)st的墊部分的墊蝕刻工藝和用于減小每個墊部分的側(cè)壁輪廓相對于基板10的頂表面的傾斜度的輔助蝕刻工藝。墊蝕刻工藝和輔助蝕刻工藝可以被交替地且重復(fù)地進(jìn)行。

在示例實施方式中，如圖24所示，覆蓋單元陣列區(qū)域car和部分的連接區(qū)域cnr的掩模圖案mp1可以形成在薄層結(jié)構(gòu)上，可以使用掩模圖案mp1作為蝕刻掩模對該薄層結(jié)構(gòu)進(jìn)行墊蝕刻工藝。此時，墊蝕刻工藝可以蝕刻多個水平層hl。在示例實施方式中，墊蝕刻工藝的蝕刻深度可以對應(yīng)于墊部分的豎直節(jié)距。例如，墊蝕刻工藝的蝕刻深度可以為水平層hl的豎直節(jié)距的約兩倍。

接下來，參照圖25，掩模圖案mp1可以被蝕刻以使得掩模圖案mp1的側(cè)壁被橫向地移動小于第一距離的一半的第二距離，從而形成輔助掩模圖案mp2。輔助蝕刻工藝可以使用輔助掩模圖案mp2作為蝕刻掩模對該薄層結(jié)構(gòu)進(jìn)行。這里，輔助蝕刻工藝的蝕刻深度可以基本上等于水平層hl的豎直節(jié)距。

在輔助蝕刻工藝之后，輔助掩模圖案mp2可以被蝕刻以使得輔助掩模圖案mp2的側(cè)壁移動第一距離，從而形成縮小的掩模圖案mp1。接下來，墊蝕刻工藝可以使用縮小的掩模圖案mp1作為蝕刻掩模再次對薄層結(jié)構(gòu)進(jìn)行。

由于墊蝕刻工藝和輔助蝕刻工藝如上所述交替地并且重復(fù)地進(jìn)行，所以包括墊部分的疊層結(jié)構(gòu)st可以如圖26所示地形成。墊部分可以在基板10上在連接區(qū)域cnr中設(shè)置在水平地和豎直地彼此不同的位置處。如上所述，疊層結(jié)構(gòu)st可以具有第一階梯式結(jié)構(gòu)和第二階梯式結(jié)構(gòu)，該第一階梯式結(jié)構(gòu)具有通過墊部分實現(xiàn)的第一傾斜角θ1，第二階梯式結(jié)構(gòu)具有通過每個墊部分的水平層hl實現(xiàn)的第二傾斜角θ2。

另外，參照圖27和28，具有第二階梯式結(jié)構(gòu)的側(cè)壁輪廓的墊部分可以通過多次重復(fù)地進(jìn)行墊蝕刻工藝而形成。墊蝕刻工藝的蝕刻深度可以等于或大于水平層hl的豎直節(jié)距的兩倍。在示例實施方式中，可以交替地且重復(fù)地進(jìn)行使用掩模圖案mp1作為蝕刻掩模的墊蝕刻工藝和橫向地移動掩模圖案mp1的側(cè)壁達(dá)第一距離d1的工藝。

具體地，當(dāng)多個水平層hl在使用掩模圖案mp1作為蝕刻掩模的墊蝕刻工藝期間被蝕刻時，隨著水平層hl的數(shù)目增大，相對于每個疊層str的最下面的水平層hl的蝕刻選擇性可以減小。因而，層疊的水平層hl的側(cè)壁的位置可以彼此不同，并且通過墊蝕刻工藝暴露的水平層hl的側(cè)壁可以設(shè)置在彼此水平地間隔開的位置或可以如圖28所示地傾斜。

圖29是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體存儲器件的示意性框圖。

參照圖29，半導(dǎo)體存儲器件可以包括單元陣列區(qū)域car和周邊電路區(qū)域。周邊電路區(qū)域可以包括行解碼器區(qū)rowdcr、頁緩沖區(qū)pbr和列解碼器區(qū)coldcr。此外，連接區(qū)域cnr可以設(shè)置在單元陣列區(qū)域car和行解碼器區(qū)域rowdcr之間。

存儲單元陣列可以設(shè)置在單元陣列區(qū)域car中。存儲單元陣列可以包括被三維地布置的多個存儲單元。存儲單元陣列可以包括多個存儲單元、多條字線和多條位線。字線和位線可以電連接到存儲單元。

用于選擇存儲單元陣列的字線的行解碼器可以設(shè)置在行解碼器區(qū)rowdcr中。用于電連接存儲單元陣列到行解碼器的互連結(jié)構(gòu)可以設(shè)置在連接區(qū)域cnr中。響應(yīng)于地址信號，行解碼器可以選擇存儲單元陣列的存儲塊當(dāng)中的一個，并可以選擇被選擇的存儲塊的字線當(dāng)中的一條。行解碼器可以響應(yīng)于控制電路(未示出)的控制信號而分別提供從電壓產(chǎn)生電路(未示出)產(chǎn)生的第一字線電壓和第二字線電壓到被選擇的字線和未被選擇的字線。

用于感測存儲在存儲單元中的數(shù)據(jù)的頁緩沖器可以設(shè)置在頁緩沖器區(qū)域pbr中。根據(jù)一示例操作方式，頁緩沖器可以臨時地存儲將被存儲在存儲單元中的數(shù)據(jù)或可以讀出存儲在存儲單元中的數(shù)據(jù)。頁緩沖器可以在編程操作模式中作為寫驅(qū)動器電路運行，并可以在讀操作模式中作為讀放大電路運行。

連接到存儲單元陣列的位線的列解碼器可以設(shè)置在列解碼器區(qū)coldcr中。列解碼器可以提供頁緩沖器和外部裝置(例如存儲器控制器)之間的數(shù)據(jù)傳輸通道。

圖30是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體存儲器件的平面圖。圖31是沿圖30的線i-i'截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的3d半導(dǎo)體存儲器件。

參照圖30和31，基板10可以包括單元陣列區(qū)域car和連接區(qū)域cnr。例如，基板10可以是體硅基板、絕緣體上硅(soi)基板、鍺基板、絕緣體上鍺(goi)基板、硅鍺基板或具有通過進(jìn)行選擇性外延生長(seg)工藝而獲得的外延薄層的基板?；?0可以由半導(dǎo)體材料形成。例如，基板10可以例如包括硅(si)、鍺(ge)、硅鍺(sige)、砷化鎵(gaas)、銦鎵砷(ingaas)和鋁鎵砷(algaas)中的至少一種。

疊層結(jié)構(gòu)st可以在基板10上沿第一方向d1彼此平行地延伸，并可以在第二方向d2上彼此間隔開。每個疊層結(jié)構(gòu)st可以包括豎直地層疊在基板10上的電極el和設(shè)置在電極el之間的絕緣層ild。在示例實施方式中，每個疊層結(jié)構(gòu)st可以包括交替地并且重復(fù)地層疊的第一電極el1和第二電極el2。疊層結(jié)構(gòu)st的絕緣層的厚度可以根據(jù)半導(dǎo)體存儲器件的特性而改變。在示例實施方式中，最下面的絕緣層ild的厚度可以小于其它的絕緣層ild的厚度，其它的絕緣層ild的厚度可以基本上彼此相等。在示例實施方式中，絕緣層ild中的一個或一些可以比其它的絕緣層ild厚。

在示例實施方式中，每個疊層結(jié)構(gòu)st可以包括在連接區(qū)域cnr中的第一墊部分pad1和第二墊部分pad2。在示例實施方式中，第一墊部分pad1和第二墊部分pad2的每個可以包括豎直地彼此相鄰的第一電極el1和第二電極el2的端部。

當(dāng)從平面圖看時，第一墊部分pad1可以在連接區(qū)域cnr中沿第一方向d1布置。當(dāng)從平面圖看時，第二墊部分pad2可以沿第一方向d1布置并在第二方向d2上鄰近于第一墊部分pad1。

彼此相鄰的第一墊部分pad1的頂表面的端部可以在疊層結(jié)構(gòu)st的縱向方向上(即，在第一方向d1上)彼此間隔開第一距離。第一墊部分pad1的豎直節(jié)距可以根據(jù)每個第一墊部分pad1中包括的電極的數(shù)目而改變。第二墊部分pad2可以類似于第一墊部分pad1。

第一接觸插塞plg1可以與每個第一墊部分pad1的最上面的電極接觸，第二接觸插塞plg2可以與每個第二墊部分pad2的最上面的電極接觸。

在示例實施方式中，在第一墊部分pad1和第二墊部分pad2的每個中，最下面的電極的側(cè)壁可以與最上面的電極的側(cè)壁水平地間隔開。此外，第一墊部分pad1和第二墊部分pad2的每個的電極el的側(cè)壁可以在彼此相鄰的第一接觸插塞plg1之間或在彼此相鄰的第二接觸插塞plg2之間彼此水平地間隔開。第一墊部分pad1和第二墊部分pad2的每個的最上面的電極的側(cè)壁和最下面的電極的側(cè)壁之間的水平距離可以小于第一距離的一半。

在示例實施方式中，豎直結(jié)構(gòu)vs可以穿過疊層結(jié)構(gòu)st從而電連接到單元陣列區(qū)域car中的基板10。豎直結(jié)構(gòu)vs可以包括半導(dǎo)體材料或?qū)щ姴牧?。穿過每個疊層結(jié)構(gòu)st的豎直結(jié)構(gòu)vs可以在一個方向(例如第一方向d1)上布置成一行。備選地，穿過每個疊層結(jié)構(gòu)st的豎直結(jié)構(gòu)vs可以在一個方向(例如第一方向d1)上布置成z字形形式。在示例實施方式中，豎直結(jié)構(gòu)vs可以包括半導(dǎo)體材料。在示例實施方式中，豎直結(jié)構(gòu)vs的底表面可以設(shè)置在基板10的頂表面和底表面之間的水平處。接觸墊可以設(shè)置在每個豎直結(jié)構(gòu)vs的頂端上，位線接觸插塞bplg可以連接到接觸墊。

在示例實施方式中，數(shù)據(jù)存儲層ds可以設(shè)置在疊層結(jié)構(gòu)st和豎直結(jié)構(gòu)vs之間。在示例實施方式中，數(shù)據(jù)存儲層ds可以包括穿過疊層結(jié)構(gòu)st的豎直絕緣圖案以及從豎直絕緣圖案和每個電極el之間延伸到每個電極el的頂表面和底表面上的水平絕緣圖案。

在示例實施方式中，3d半導(dǎo)體器件可以是nand快閃存儲器件。例如，設(shè)置在疊層結(jié)構(gòu)st和豎直結(jié)構(gòu)vs之間的數(shù)據(jù)存儲層ds可以包括隧道絕緣層、電荷存儲層和阻擋絕緣層。存儲在數(shù)據(jù)存儲層ds中的數(shù)據(jù)可以使用由包括半導(dǎo)體材料的豎直結(jié)構(gòu)vs與疊層結(jié)構(gòu)st的電極el之間的電壓差引起的福勒-諾得海姆(fowler-nordheim)隧穿來改變。

每個公共源極區(qū)csr可以設(shè)置在基板10中在彼此相鄰的疊層結(jié)構(gòu)st之間。公共源極區(qū)csr可以沿第一方向d1平行于疊層結(jié)構(gòu)st延伸。公共源極區(qū)csr可以通過用摻雜劑摻雜部分基板10而形成。公共源極區(qū)csr的導(dǎo)電類型可以不同于基板10的導(dǎo)電類型。例如，公共源極區(qū)csr可以包括n型摻雜劑(例如砷(as)或磷(p))。

公共源極插塞csp可以連接到每個公共源極區(qū)csr，側(cè)壁絕緣間隔物sp可以設(shè)置在公共源極插塞csp和疊層結(jié)構(gòu)st之間。在示例實施方式中，公共源極插塞csp可以具有實質(zhì)上均一的上寬度并可以在第一方向d1上延伸。

上填充絕緣層120可以設(shè)置在基板10的整個頂表面上以覆蓋所述多個疊層結(jié)構(gòu)st。上填充絕緣層120可以具有平坦化的頂表面，上填充絕緣層120的厚度可以從單元陣列區(qū)域car到連接區(qū)域cnr中逐漸地變大。換句話說，上填充絕緣層120可以覆蓋連接區(qū)域cnr中的疊層結(jié)構(gòu)st的第一墊部分pad1和第二墊部分pad2。

在示例實施方式中，如以上的實施方式中所述，疊層結(jié)構(gòu)st可以具有有第一傾斜角(見圖3的θ1)并通過第一墊部分pad1實現(xiàn)的第一階梯式結(jié)構(gòu)的側(cè)壁輪廓，第一墊部分pad1和第二墊部分pad2的每個可以具有有第二傾斜角(見圖3的θ2)并通過其豎直地相鄰的電極實現(xiàn)的第二階梯式結(jié)構(gòu)的側(cè)壁輪廓。第二傾斜角(見圖3的θ2)可以大于第一傾斜角(見圖3的θ1)并小于90度。因而，即使第一墊部分pad1和第二墊部分pad2的每個的電極的數(shù)目增大，上填充絕緣層120也可以容易地填充彼此相鄰的第一墊部分pad1之間和/或彼此相鄰的第二墊部分pad2之間的臺階區(qū)域。

覆蓋絕緣層125可以設(shè)置在上絕緣層120上，位線bl可以設(shè)置在覆蓋絕緣層125上。位線bl可以在第二方向d2上延伸以交叉疊層結(jié)構(gòu)st。位線bl可以通過位線接觸插塞bplg電連接到豎直結(jié)構(gòu)vs。此外，第一導(dǎo)線cl1和第二導(dǎo)線cl2可以設(shè)置在覆蓋絕緣層125上。第一導(dǎo)線cl1可以分別連接到第一接觸插塞plg1，第二導(dǎo)線cl2可以分別連接到第二接觸插塞plg2。

圖32是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的3d半導(dǎo)體存儲器件的示意性框圖。

參照圖32，根據(jù)示例實施方式的3d半導(dǎo)體存儲器件可以包括周邊邏輯結(jié)構(gòu)ps和層疊在周邊邏輯結(jié)構(gòu)ps上的單元陣列結(jié)構(gòu)cs。換句話說，當(dāng)從平面圖看時，單元陣列結(jié)構(gòu)cs可以交疊周邊邏輯結(jié)構(gòu)ps。

在示例實施方式中，周邊邏輯結(jié)構(gòu)ps可以包括行解碼器和列解碼器、頁緩沖器和控制電路。單元陣列結(jié)構(gòu)cs可以包括多個存儲塊blk1至blkn，其每個對應(yīng)于數(shù)據(jù)擦除單元。存儲塊blk1至blkn可以包括設(shè)置在由第一方向d1和第二方向d2限定的平面上并沿第三方向d3層疊的結(jié)構(gòu)。存儲塊blk1至blkn的每個可以包括具有三維結(jié)構(gòu)或豎直結(jié)構(gòu)的存儲單元陣列。存儲單元陣列可以包括三維布置的多個存儲單元、多條字線和多條位線。字線和位線可以電連接到存儲單元。

圖33是示出根據(jù)本發(fā)明構(gòu)思的示例實施方式的參照圖32描述的3d半導(dǎo)體存儲器件的截面圖。在下文，為了說明的容易和方便，將省略或僅簡要地提及與以上實施方式中相同的技術(shù)特征的描述。

參照圖33，周邊邏輯結(jié)構(gòu)ps和單元陣列結(jié)構(gòu)cs可以順序地層疊在半導(dǎo)體基板10上。換句話說，當(dāng)從截面圖看時，周邊邏輯結(jié)構(gòu)ps可以設(shè)置在半導(dǎo)體基板10和單元陣列結(jié)構(gòu)cs之間，并且當(dāng)從平面圖看時，單元陣列結(jié)構(gòu)cs可以交疊周邊邏輯結(jié)構(gòu)ps。

半導(dǎo)體基板10可以是體硅基板、絕緣體上硅(soi)基板、鍺基板、絕緣體上鍺(goi)基板、硅鍺基板或具有通過進(jìn)行選擇性外延生長(seg)工藝而獲得的外延薄層的基板。

周邊邏輯結(jié)構(gòu)ps可以包括行解碼器和列解碼器、頁緩沖器和控制電路。換句話說，周邊邏輯結(jié)構(gòu)ps可以包括電連接到單元陣列結(jié)構(gòu)cs的nmos和pmos晶體管、電阻器和電容器。周邊邏輯結(jié)構(gòu)ps可以形成在半導(dǎo)體基板10的整個頂表面上。此外，半導(dǎo)體基板10可以包括用n型摻雜劑摻雜的n阱區(qū)nw和用p型摻雜劑摻雜的p阱區(qū)pw。有源區(qū)act可以通過器件隔離層11被限定在n阱區(qū)nw和p阱區(qū)pw中。

周邊邏輯結(jié)構(gòu)ps可以包括周邊柵電極pg、在每個周邊柵電極pg的兩側(cè)的源極和漏極摻雜區(qū)、周邊電路互連icl和覆蓋周邊電路的下填充絕緣層90。具體地，pmos晶體管可以形成在n阱區(qū)nw上，noms晶體管可以形成在p阱區(qū)pw上。周邊電路互連icl可以通過周邊電路插塞cp電連接到周邊電路。例如，周邊電路插塞cp和周邊電路互連icl可以電連接到nmos和pmos晶體管。

下填充絕緣層90可以覆蓋周邊電路、周邊電路插塞cp和周邊電路互連icl。下填充絕緣層90可以包括多個層疊的絕緣層。

單元陣列結(jié)構(gòu)cs可以設(shè)置在下填充絕緣層90上并可以包括水平半導(dǎo)體層100、疊層結(jié)構(gòu)st和豎直結(jié)構(gòu)vs。

水平半導(dǎo)體層100可以形成在覆蓋周邊電路的下填充絕緣層90的頂表面上。換句話說，水平半導(dǎo)體層100的底表面可以與下填充絕緣層90接觸。水平半導(dǎo)體層100可以包括單元陣列區(qū)域car和鄰近于單元陣列區(qū)域car的連接區(qū)域，如參照圖1所述的。

水平半導(dǎo)體層100可以由半導(dǎo)體材料形成。例如，水平半導(dǎo)體層100可以包括硅(si)、鍺(ge)、硅鍺(sige)、砷化鎵(gaas)、銦鎵砷(ingaas)和鋁鎵砷(algaas)中的至少之一。水平半導(dǎo)體層100可以包括用第一導(dǎo)電類型的摻雜劑摻雜的半導(dǎo)體材料和/或沒有用摻雜劑摻雜的本征半導(dǎo)體材料。此外，水平半導(dǎo)體層100可以具有包括單晶結(jié)構(gòu)、非晶結(jié)構(gòu)和多晶結(jié)構(gòu)中的至少之一的晶體結(jié)構(gòu)。

疊層結(jié)構(gòu)st可以在水平半導(dǎo)體層100上沿第一方向d1彼此平行地延伸，并可以在第二方向d2上彼此間隔開，如參照圖30所述的。每個疊層結(jié)構(gòu)st可以包括豎直地層疊在水平半導(dǎo)體層100上的電極el以及設(shè)置在電極el之間的絕緣層ild。

每個疊層結(jié)構(gòu)st可以在連接區(qū)域cnr中具有用于電連接電極el到周邊邏輯結(jié)構(gòu)ps的階梯式結(jié)構(gòu)，如上所述。換句話說，每個疊層結(jié)構(gòu)st可以包括在連接區(qū)域cnr中設(shè)置在彼此豎直地和水平地不同的位置處的墊部分，每個墊部分可以包括順序地層疊的多個電極的端部。

上填充絕緣層120可以設(shè)置在水平半導(dǎo)體層100上以覆蓋構(gòu)成墊部分的電極的端部。此外，覆蓋絕緣層125可以覆蓋疊層結(jié)構(gòu)st和上填充絕緣層120。此外，位線bl可以設(shè)置在覆蓋絕緣層125上并可以在第二方向d2上延伸以交叉疊層結(jié)構(gòu)st。位線bl可以通過位線接觸插塞bplg電連接到豎直結(jié)構(gòu)vs。

豎直結(jié)構(gòu)vs可以穿過疊層結(jié)構(gòu)st從而電連接到水平半導(dǎo)體層100。每個豎直結(jié)構(gòu)vs可以包括電連接到水平半導(dǎo)體層100的半導(dǎo)體圖案。

數(shù)據(jù)存儲層ds可以設(shè)置在疊層結(jié)構(gòu)st和豎直結(jié)構(gòu)vs之間。

每個公共源極區(qū)(未示出)可以設(shè)置在水平半導(dǎo)體層100中在彼此相鄰的疊層結(jié)構(gòu)st之間。公共源極區(qū)可以沿第一方向d1平行于疊層結(jié)構(gòu)st延伸。公共源極區(qū)可以通過用其導(dǎo)電類型與水平半導(dǎo)體層100的導(dǎo)電類型相反的摻雜劑摻雜水平半導(dǎo)體層100的部分而形成。

用于電連接單元陣列結(jié)構(gòu)cs到周邊邏輯結(jié)構(gòu)ps的互連結(jié)構(gòu)可以設(shè)置在疊層結(jié)構(gòu)st的具有階梯式結(jié)構(gòu)的端部上。覆蓋疊層結(jié)構(gòu)st的端部的上填充絕緣層120可以設(shè)置在水平半導(dǎo)體層100上?；ミB結(jié)構(gòu)可以包括穿過上填充絕緣層120從而連接到電極el的端部的接觸插塞plg以及設(shè)置在上填充絕緣層120上從而連接到接觸插塞plg的導(dǎo)線cl。接觸插塞plg的豎直長度可以隨著從單元陣列區(qū)域car起的水平距離減小而順序地減小。

拾取接觸插塞pplg可以穿過上填充絕緣層120從而連接到形成在水平半導(dǎo)體層100中的拾取區(qū)域(未示出)。拾取區(qū)域可以包括其導(dǎo)電類型與水平半導(dǎo)體層100的導(dǎo)電類型相同的摻雜劑。在示例實施方式中，拾取區(qū)域的摻雜劑濃度可以比水平半導(dǎo)體層100的摻雜劑濃度高。

拾取接觸插塞pplg的頂表面可以與接觸插塞plg的頂表面基本上共面。拾取接觸插塞pplg可以通過阱導(dǎo)電線pcl和連接插塞cplg電連接到周邊邏輯結(jié)構(gòu)ps。

連接插塞cplg可以電連接單元陣列結(jié)構(gòu)cs到周邊邏輯結(jié)構(gòu)ps。連接插塞cplg可以穿過上填充絕緣層120和水平半導(dǎo)體層100從而連接到周邊邏輯結(jié)構(gòu)ps的周邊電路互連icl。

隨著包括豎直地層疊的電極的疊層結(jié)構(gòu)的高度增大，包括在疊層結(jié)構(gòu)的每個墊部分中的電極的數(shù)目可以增大。然而，根據(jù)本發(fā)明構(gòu)思的示例實施方式，每個墊部分可以具有由包括在每個墊部分中的電極限定的第二階梯式結(jié)構(gòu)的側(cè)壁輪廓。因此，即使墊部分之間的高度差增大，填充絕緣層也可以容易地填充限定在豎直地彼此相鄰的墊部分之間的臺階區(qū)域。

雖然已經(jīng)參照示例實施方式描述了本發(fā)明構(gòu)思，但是對于本領(lǐng)域技術(shù)人員將是明顯的，可以進(jìn)行各種改變和修改而沒有背離本發(fā)明構(gòu)思的精神和范圍。因此，應(yīng)當(dāng)理解，以上實施方式不是限制性的，而是說明性的。因此，本發(fā)明構(gòu)思的范圍將由以下權(quán)利要求及其等同物的最寬可允許解釋來確定，而不應(yīng)被以上描述限制或限定。

本申請要求于2015年12月18日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請第10-2015-0182062號的優(yōu)先權(quán)，該韓國專利申請的公開通過引用整體結(jié)合于此。