本發(fā)明涉及半導(dǎo)體圖像傳感器技術(shù)領(lǐng)域，更具體地，涉及一種采用堆疊技術(shù)的CMOS圖像傳感器芯片及其制備方法。

背景技術(shù)：

圖像傳感器是組成數(shù)字?jǐn)z像頭的重要組成部分。根據(jù)元件的不同，可分為CCD(Charge Coupled Device，電荷耦合元件)和CMOS(Complementary Metal-Oxide Semiconductor，金屬氧化物半導(dǎo)體元件)兩大類。CMOS傳感器獲得廣泛應(yīng)用的一個(gè)前提是其所擁有的較高靈敏度、較短曝光時(shí)間和日漸縮小的像素尺寸。

其中，作為CMOS圖像傳感器重要性能指標(biāo)之一的像素靈敏度，主要由填充因子(感光面積與整個(gè)像素面積之比)與量子效率(由轟擊屏幕的光子所生成的電子的數(shù)量)的乘積來決定。為了實(shí)現(xiàn)堪與CCD轉(zhuǎn)換器相媲美的噪聲指標(biāo)和靈敏度水平，在CMOS圖像傳感器中應(yīng)用了有源像素。然而有源像素(像素單元)的應(yīng)用卻不可避免地導(dǎo)致了填充因子的降低，這是因?yàn)橄袼乇砻嫦喈?dāng)大的一部分面積被放大器晶體管所占用，留給光電二極管的可用空間較小。所以，當(dāng)今CMOS傳感器的一個(gè)重要的研究方向就是擴(kuò)大填充因子。

傳統(tǒng)的CMOS圖像傳感器采用的是前感光式(FSI，F(xiàn)ront Side Illumination)技術(shù)，即前照技術(shù)。前照技術(shù)的主要特點(diǎn)是在襯底硅片正面按順序制作感光二極管、金屬互連以及光管孔(Light Pipe)。其優(yōu)點(diǎn)是：工藝簡單，與CMOS工藝完全兼容；成本較低；光管孔填充材料的折射率可調(diào)；有利于提高入射光的透射率，減少串?dāng)_等。前照技術(shù)是一種與CMOS標(biāo)準(zhǔn)工藝兼容的技術(shù)，廣泛應(yīng)用于各種(尤其是大像素)CMOS圖像傳感器芯片的制作。然而，在其結(jié)構(gòu)中，由于光線首先需要經(jīng)過上層的金屬互連才能照射到下方的感光二極管，因此前照技術(shù)的填充因子和靈敏度通常較低。

隨著像素尺寸的變小，提高填充因子越來越困難。目前另一種技術(shù)是從傳統(tǒng)的前感光式變?yōu)楸巢扛泄馐?BSI，Back Side Illumination)，即背照技術(shù)。背照技術(shù)的主要特點(diǎn)是首先在硅片正面按順序制作感光二極管、金屬互連，然后對硅片背面進(jìn)行減薄(通常需要減薄至20μm以下)，并通過對于背部感光式CMOS傳感器最重要的硅通孔技術(shù)(TSV，Through-Silicon-Via)將感光二極管進(jìn)行互連引出。硅通孔技術(shù)是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通，實(shí)現(xiàn)芯片之間互連的最新技術(shù)。由于互連電路置于背部，前部全部留給光電二極管，這樣就實(shí)現(xiàn)了盡可能大的填充因子。硅通孔技術(shù)的優(yōu)點(diǎn)是照射到感光二極管的入射光不受金屬互連影響，靈敏度較高，填充因子較高。然而，硅通孔技術(shù)難度較高，對設(shè)備的要求較高，其成本也相對較高。而且由于對于超薄硅片的減薄工藝的限制，通常背照技術(shù)應(yīng)用于小像素的圖像傳感器中(目前應(yīng)用于智能手機(jī)的中小像素?cái)z像頭普遍采用背照技術(shù))。

對圖像傳感器來說，最重要的參數(shù)之一是暗電流，暗電流表征在暗光情況下由于像素(Pixel)本身引起的噪聲。通常來說，當(dāng)傳統(tǒng)采用體硅制作BSI時(shí)，在通過CMP對硅片背面進(jìn)行減薄后，會帶來均勻性問題(最多控制在微米精度)和晶格損傷。這不僅影響到器件的質(zhì)量均勻性，也成為背照式圖像傳感器暗電流的主要來源。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種CMOS圖像傳感器芯片及其制備方法，以提高圖像質(zhì)量，節(jié)省工藝成本。

為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

一種CMOS圖像傳感器芯片，至少包括像素陣列區(qū)和讀出電路區(qū)，所述像素陣列區(qū)和讀出電路區(qū)在豎直方向上排布；

所述像素陣列區(qū)設(shè)于一個(gè)標(biāo)準(zhǔn)SOI硅片的外延硅層上，其包括：

像素陣列的各感光二極管和位于感光二極管周圍的控制晶體管；

所述控制晶體管包括：

沿所述外延硅層的底面向其表面方向依次設(shè)置的第一多晶硅層和第一多層金屬互連層；

所述第一多層金屬互連層的最后一層金屬互連層表面與所述外延硅層的表面平齊并露出；

所述讀出電路區(qū)設(shè)于一個(gè)標(biāo)準(zhǔn)體硅片上，其包括：

沿所述體硅片的底面向其表面方向依次設(shè)置的第二多晶硅層和第二多層金屬互連層；

所述第二多層金屬互連層的最后一層金屬互連層表面與所述體硅片的表面平齊并露出；

像素陣列中每個(gè)像素的所述第一多晶硅層、第一多層金屬互連層、第二多層金屬互連層和第二多晶硅層在豎直方向上相對準(zhǔn)；

所述第一多晶硅層、第一多層金屬互連層與感光二極管之間形成互連，所述第二多晶硅層、第二多層金屬互連層之間形成互連；

所述第一多層金屬互連層的最后一層金屬互連層表面與所述第二多層金屬互連層的最后一層金屬互連層表面相連接，所述外延硅層的表面與所述體硅片的表面相連接。

優(yōu)選地，所述外延硅層的底面裸露或具有SOI硅片的埋氧層。

優(yōu)選地，還包括外圍電路區(qū)，所述外圍電路區(qū)設(shè)于讀出電路區(qū)的外圍，其包括：

沿所述體硅片的底面向其表面方向依次設(shè)置的第三多晶硅層、第三多層金屬互連層和焊盤；

所述焊盤的表面與所述體硅片的表面平齊并露出于所述體硅片與外延硅層相連接的表面部分之外；

所述第三多晶硅層、第三多層金屬互連層與焊盤之間形成互連；

所述外圍電路區(qū)與像素陣列區(qū)和讀出電路區(qū)之間形成互連。

優(yōu)選地，所述體硅片的表面具有凹槽，所述外延硅層的表面通過凹槽底面與所述體硅片的表面相連接，位于所述外延硅層表面的所述第一多層金屬互連層的最后一層金屬互連層表面與位于所述凹槽底面的所述第二多層金屬互連層的最后一層金屬互連層表面相連接，所述焊盤位于所述凹槽之外的所述體硅片的表面。

優(yōu)選地，所述焊盤通過金屬線進(jìn)行引出，以實(shí)現(xiàn)對CMOS圖像傳感器芯片的封裝。

一種上述的CMOS圖像傳感器芯片的制備方法，包括像素陣列區(qū)、讀出電路區(qū)的制備及連接；其中，

所述像素陣列區(qū)的制備包括：

提供一標(biāo)準(zhǔn)SOI硅片，所述標(biāo)準(zhǔn)SOI硅片依次具有襯底硅層、埋氧層、外延硅層，在所述標(biāo)準(zhǔn)SOI硅片的外延硅層上使用常規(guī)的CMOS前道制造工藝形成構(gòu)成像素陣列結(jié)構(gòu)的感光二極管、第一多晶硅層結(jié)構(gòu)；

使用后道制造工藝在所述第一多晶硅層之上形成第一多層金屬互連層的各層金屬互連層結(jié)構(gòu)；

所述讀出電路區(qū)的制備包括：

提供一標(biāo)準(zhǔn)體硅片，在所述標(biāo)準(zhǔn)體硅片上使用前道制造工藝形成構(gòu)成像素陣列結(jié)構(gòu)的第二多晶硅層結(jié)構(gòu)；

使用后道制造工藝在所述第二多晶硅層之上形成第二多層金屬互連層的各層金屬互連層結(jié)構(gòu)；

將上述SOI硅片外延硅層的表面與體硅片的表面相對，并使第一多層金屬互連層的最后一層金屬互連層與第二多層金屬互連層的最后一層金屬互連層的圖形對準(zhǔn)，然后，進(jìn)行金屬鍵合，從而使第一多層金屬互連層的最后一層金屬互連層表面與第二多層金屬互連層的最后一層金屬互連層表面相連接、外延硅層的表面與體硅片的表面相連接。

優(yōu)選地，還包括：將所述SOI硅片的襯底硅層剝離，并保留SOI硅片的埋氧層。

優(yōu)選地，在制備讀出電路區(qū)的同時(shí)，還包括在讀出電路區(qū)的外圍制備外圍電路區(qū)，其包括：

在所述第二多晶硅層的外圍使用前道制造工藝形成第三多晶硅層結(jié)構(gòu)；

使用后道制造工藝在所述第三多晶硅層之上形成第三多層金屬互連層的各層金屬互連層結(jié)構(gòu)，以及在第三多層金屬互連層的最后一層金屬互連層之上形成焊盤；

在上述過程中，使所述焊盤的表面與體硅片的表面平齊，并露出于體硅片與外延硅層相連接的表面部分之外，并使所述第三多晶硅層、第三多層金屬互連層與焊盤之間形成互連，以及在進(jìn)行金屬鍵合后使所述外圍電路區(qū)與像素陣列區(qū)和讀出電路區(qū)之間形成互連。

優(yōu)選地，在制備讀出電路區(qū)和外圍電路區(qū)之前，先在體硅片的表面中部形成一個(gè)凹槽結(jié)構(gòu)，并使所述凹槽的尺寸與所述外延硅層的尺寸相匹配，然后將讀出電路區(qū)制備于凹槽的底面下方、將外圍電路區(qū)制備于凹槽以外的體硅片區(qū)域，并使所述焊盤位于所述凹槽之外的所述體硅片的表面；

將所述外延硅層的表面端向凹槽中插入，并進(jìn)行金屬鍵合，使所述外延硅層的表面與凹槽底面的體硅片表面相連接，以及使位于所述外延硅層表面的所述第一多層金屬互連層的最后一層金屬互連層表面與位于所述凹槽底面的所述第二多層金屬互連層的最后一層金屬互連層表面相連接。

優(yōu)選地，通過CMOS圖像傳感器的封裝技術(shù)，將所述焊盤進(jìn)行金屬線引出，實(shí)現(xiàn)對CMOS圖像傳感器芯片的封裝。

從上述技術(shù)方案可以看出，本發(fā)明的新型CMOS圖像傳感器芯片具備以下技術(shù)優(yōu)勢：

1)在標(biāo)準(zhǔn)體硅硅片上制作讀取電路、控制電路、互連線、IO及焊盤等結(jié)構(gòu)對工藝要求較高，可以采用先進(jìn)的工藝技術(shù)；而在標(biāo)準(zhǔn)的SOI硅片上制作圖像傳感器像素單元只需低成本的微米級工藝就可以實(shí)現(xiàn)，因此對圖像傳感器像素單元的制作節(jié)省了大量工藝成本。

2)本發(fā)明的新型CMOS圖像傳感器芯片的像素單元結(jié)構(gòu)，采用SOI硅片制作，其在剝離襯底硅層后剩余的埋氧層非常平整，暗電流好，隔離性能也好，對于圖像質(zhì)量非常有利。

3)制備本發(fā)明的新型CMOS圖像傳感器芯片時(shí)，避免了使用傳統(tǒng)的減薄工藝，由于CMP減薄會帶來均勻性問題(最多控制在微米精度)和晶格損傷，不僅影響質(zhì)量均勻性，也是BSI CIS暗電流的主要來源，因此本發(fā)明的制備方法可以避免由于減薄所導(dǎo)致的圖像質(zhì)量下降問題。

附圖說明

圖1是本發(fā)明一較佳實(shí)施例的一種CMOS圖像傳感器芯片結(jié)構(gòu)示意圖；

圖2-圖7是本發(fā)明一較佳實(shí)施例中根據(jù)本發(fā)明的一種CMOS圖像傳感器芯片的制備方法制備CMOS圖像傳感器芯片時(shí)的工藝結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面結(jié)合附圖，對本發(fā)明的具體實(shí)施方式作進(jìn)一步的詳細(xì)說明。

需要說明的是，在下述的具體實(shí)施方式中，在詳述本發(fā)明的實(shí)施方式時(shí)，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說明，特對附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡化處理，因此，應(yīng)避免以此作為對本發(fā)明的限定來加以理解。

在以下本發(fā)明的具體實(shí)施方式中，請參閱圖1，圖1是本發(fā)明一較佳實(shí)施例的一種CMOS圖像傳感器芯片結(jié)構(gòu)示意圖。如圖1所示，本發(fā)明的一種CMOS圖像傳感器芯片，至少包括在豎直方向上排布的像素陣列區(qū)A和讀出電路區(qū)B。像素陣列區(qū)和讀出電路區(qū)以上下堆疊方式匹配在一起，使本發(fā)明的CMOS圖像傳感器芯片具有了立體結(jié)構(gòu)。

請參閱圖1。所述像素陣列區(qū)A設(shè)置在一個(gè)標(biāo)準(zhǔn)SOI硅片的外延硅層(SOI硅片的薄體硅層)Si1上。像素陣列區(qū)包括像素陣列結(jié)構(gòu)中的各感光二極管PD和位于感光二極管周圍的控制晶體管。每個(gè)像素?fù)碛幸粋€(gè)感光二極管和與其配套的控制晶體管。圖中例舉了兩個(gè)像素單元Pixel1、Pixel2形式，本發(fā)明不限于此。

所述控制晶體管包括沿所述外延硅層的底面向其表面方向(圖示為自上往下方向)依次設(shè)置的第一多晶硅層POLY1和第一多層金屬互連層M1-M3。其中，第一多晶硅層POLY1用于構(gòu)成所述控制晶體管的控制柵極結(jié)構(gòu)；圖中例舉了具有三層結(jié)構(gòu)的第一多層金屬互連層M1-M3，通常為Cu互連層，本發(fā)明不限于此。所述第一多晶硅層POLY1、第一多層金屬互連層M1-M3與感光二極管PD之間形成互連，用于感光二極管電信號的引出和控制信號的連接。

所述第一多層金屬互連層的最后一層金屬互連層M3表面與所述外延硅層Si1的表面平齊，并露出外延硅層的表面。此最后一層金屬互連層M3主要用于作為金屬鍵合層。

請參閱圖1。所述讀出電路區(qū)B設(shè)置在一個(gè)標(biāo)準(zhǔn)體硅片Si2上。讀出電路區(qū)B位于SOI硅片的外延硅層中像素陣列區(qū)A的下方，包括沿所述體硅片的底面向其表面方向(圖示為自下往上方向)依次設(shè)置的第二多晶硅層POLY2和第二多層金屬互連層m1-m3。圖中同樣例舉了具有三層結(jié)構(gòu)的第二多層金屬互連層m1-m3，通常為Cu互連層，本發(fā)明不限于此。所述第二多晶硅層POLY2、第二多層金屬互連層m1-m3之間形成互連，用于感光二極管電信號的存儲及引出，以及控制信號的連接。

所述第二多層金屬互連層的最后一層金屬互連層m3表面與所述體硅片Si2的表面平齊，并露出體硅片的表面。此最后一層金屬互連層m3主要用于作為金屬鍵合層。

像素陣列區(qū)的像素陣列中每個(gè)像素的所述第一多晶硅層POLY1、第一多層金屬互連層M1-M3、第二多層金屬互連層m3-m1和第二多晶硅層POLY2在豎直方向上相對準(zhǔn)。

所述第一多層金屬互連層的最后一層金屬互連層M3表面與所述第二多層金屬互連層的最后一層金屬互連層m3表面相連接，所述外延硅層Si1的表面(圖示為外延硅層的下方表面)與所述體硅片Si2的表面(圖示為體硅片的上方表面)相連接。

此外，在體硅片上還可設(shè)置有外圍電路區(qū)C，主要用于分布IO(輸入/輸出)、信號引出以及一些噪聲較大的電路。為了減小下方噪聲較大的電路對上方圖像傳感器像素陣列區(qū)的影響，應(yīng)避免將噪聲較大的電路放在圖像傳感器像素陣列區(qū)的下方，因此可將外圍電路區(qū)C設(shè)置在讀出電路區(qū)B外圍的體硅片區(qū)域。

所述外圍電路區(qū)C包括沿所述體硅片的底面向其表面方向(圖示為自下往上方向)依次設(shè)置的第三多晶硅層POLY3、第三多層金屬互連層mⅠ-mⅢ和焊盤PAD。圖中同樣例舉了具有三層結(jié)構(gòu)的第三多層金屬互連層mⅠ-mⅢ，通常為Cu互連層，本發(fā)明不限于此。所述第三多晶硅層POLY3、第三多層金屬互連層mⅠ-mⅢ與焊盤PAD之間形成互連。

所述焊盤PAD的表面與所述體硅片的表面平齊，并露出于所述體硅片與外延硅層相連接的表面部分之外。焊盤位于外圍電路區(qū)中的IO處，上述外圍電路區(qū)中的IO等電路可通過焊盤進(jìn)行引出。所述第三多層金屬互連層mⅠ-mⅢ與第二多層金屬互連層m1-m3可同層設(shè)置，并且其各層一一對應(yīng)。所述外圍電路區(qū)C與像素陣列區(qū)A和讀出電路區(qū)B之間形成互連。

請繼續(xù)參閱圖1。為了使設(shè)置有像素陣列區(qū)的外延硅層與設(shè)置有讀出電路區(qū)的體硅片之間形成更好的堆疊效果，可在所述體硅片Si2的表面中部區(qū)域制作一個(gè)凹槽，所述凹槽的尺寸與所述外延硅層Si1的輪廓尺寸相匹配。所述外延硅層的下端至少部分容于所述凹槽中，所述外延硅層的表面通過凹槽底面與所述體硅片的表面相連接。這樣，像素陣列區(qū)A與位于凹槽下方的讀出電路區(qū)B形成對準(zhǔn)，從而位于所述外延硅層表面的所述第一多層金屬互連層的最后一層金屬互連層M3表面與位于所述凹槽底面的所述第二多層金屬互連層的最后一層金屬互連層m3表面也相連接。

因此，可將所述焊盤PAD設(shè)置在位于所述凹槽之外的所述體硅片的表面。

作為一可選的實(shí)施方式，所述外延硅層Si1的底面(圖示為其上方表面)可以為裸露狀態(tài)，或者如圖1所示，將SOI硅片的襯底硅層(即SOI硅片的厚硅層)剝離，保留SOI硅片的埋氧層SiO₂。

進(jìn)一步地，可將所述焊盤PAD通過金屬線進(jìn)行引出，以實(shí)現(xiàn)對CMOS圖像傳感器芯片的封裝，如圖7所示。

下面結(jié)合具體實(shí)施方式，對本發(fā)明的上述CMOS圖像傳感器芯片的制備方法進(jìn)行詳細(xì)說明。

請參閱圖2-圖7，圖2-圖7是本發(fā)明一較佳實(shí)施例中根據(jù)本發(fā)明的一種CMOS圖像傳感器芯片的制備方法制備CMOS圖像傳感器芯片時(shí)的工藝結(jié)構(gòu)示意圖。如圖2-圖7所示，本發(fā)明的一種CMOS圖像傳感器芯片的制備方法，包括在一標(biāo)準(zhǔn)SOI硅片上制備像素陣列區(qū)，在一標(biāo)準(zhǔn)體硅片上制備讀出電路區(qū)，以及通過將SOI硅片和體硅片對接，以將像素陣列區(qū)和讀出電路區(qū)進(jìn)行連接等過程。其中，在制備讀出電路區(qū)的同時(shí)，還可包括在讀出電路區(qū)的外圍制備外圍電路區(qū)。圖中例舉了兩個(gè)像素單元Pixel1、Pixel2形式，本發(fā)明不限于此。

請參閱圖2。所述像素陣列區(qū)A的制備包括：

提供一標(biāo)準(zhǔn)SOI硅片，所述標(biāo)準(zhǔn)SOI硅片自下而上依次具有襯底硅層Si3、埋氧層SiO₂和外延硅層Si1。首先，在所述標(biāo)準(zhǔn)SOI硅片的外延硅層Si1上使用常規(guī)的CMOS前道制造工藝制作形成構(gòu)成像素陣列結(jié)構(gòu)的感光二極管PD，以及控制晶體管的第一多晶硅層POLY1結(jié)構(gòu)。

然后，使用后道制造工藝在所述第一多晶硅層之上形成第一多層金屬互連層的各層金屬互連層M1-M3結(jié)構(gòu)。

制作時(shí)，使第一多晶硅層POLY1、第一多層金屬互連層M1-M3與感光二極管PD形成互連，用于后續(xù)感光二極管電信號的引出和控制信號的連接。第一多層金屬互連層的最后一層(最上層)金屬互連層M3主要用于后續(xù)工藝的金屬鍵合層。

由于像素單元的尺寸通常較大(如5μm×5μm)，因此上述在標(biāo)準(zhǔn)的SOI硅片上進(jìn)行的工藝只需微米級的工藝設(shè)備就可以完成，因此對圖像傳感器像素單元的制作節(jié)省了大量工藝成本。

請參閱圖3。所述讀出電路區(qū)B和外圍電路區(qū)C的制備包括：

提供一標(biāo)準(zhǔn)體硅片Si2，在制備讀出電路區(qū)和外圍電路區(qū)之前，可以通過現(xiàn)有工藝方法先在體硅片的上表面中部制作形成一個(gè)凹槽結(jié)構(gòu)，并使所述凹槽的尺寸與所述外延硅層Si1的輪廓尺寸相匹配。

接著，在所述標(biāo)準(zhǔn)體硅片Si2上使用前道制造工藝，在凹槽的底面下方位置制作形成構(gòu)成像素陣列結(jié)構(gòu)的讀出電路區(qū)的第二多晶硅層POLY2結(jié)構(gòu)，同時(shí)在第二多晶硅層的外圍(即Pixel1、Pixel2外圍)、即凹槽以外的體硅片區(qū)域同層制作形成外圍電路區(qū)的第三多晶硅層POLY3結(jié)構(gòu)。

然后，使用后道制造工藝，在所述第二多晶硅層POLY2之上制作形成第二多層金屬互連層的各層金屬互連層m1-m3結(jié)構(gòu)(與第一多層金屬互連層層數(shù)對應(yīng))，同時(shí)在所述第三多晶硅層POLY3之上制作形成第三多層金屬互連層的各層金屬互連層mⅠ-mⅢ結(jié)構(gòu)，以及在第三多層金屬互連層的最后一層金屬互連層mⅢ之上制作形成焊盤PAD，并使所述焊盤位于所述體硅片的表面。

在上述過程中，將所述焊盤制作位于體硅片的凹槽部分之外，使所述焊盤的表面與體硅片的表面平齊并露出于體硅片的表面。并使所述第三多晶硅層、第三多層金屬互連層與焊盤之間形成互連，也使外圍電路區(qū)與讀出電路區(qū)之間形成互連。

外圍電路區(qū)C主要用于分布IO(輸入/輸出)、信號引出以及一些噪聲較大的電路。為了減小下方噪聲較大的電路對上方圖像傳感器像素陣列區(qū)A的影響，應(yīng)避免將噪聲較大的電路放在圖像傳感器像素陣列區(qū)的下方，而將外圍電路區(qū)C設(shè)置在讀出電路區(qū)B外圍的體硅片區(qū)域。

在標(biāo)準(zhǔn)體硅硅片上制作讀出電路區(qū)和外圍電路區(qū)的讀取電路、控制電路、互聯(lián)線、IO及焊盤等對工藝要求較高，可以采用先進(jìn)的工藝技術(shù)。

請參閱圖4。將上述SOI硅片倒置，使外延硅層的表面與體硅片表面的凹槽相對，并使第一多層金屬互連層的最后一層金屬互連層M3與第二多層金屬互連層的最后一層金屬互連層m3的圖形對準(zhǔn)，也就是使上下硅片中的兩個(gè)像素單元Pixel1和Pixel1、Pixel2和Pixel2分別一一對應(yīng)進(jìn)行對準(zhǔn)。然后，將所述外延硅層的表面端向凹槽中插入，準(zhǔn)備進(jìn)行金屬鍵合。

請參閱圖5。通過進(jìn)行金屬鍵合，將下方體硅片與上方SOI硅片連接在一起，并且在像素區(qū)域一一對應(yīng)，從而使像素陣列區(qū)的第一多層金屬互連層的最后一層金屬互連層M3表面與讀出電路區(qū)的第二多層金屬互連層的最后一層金屬互連層m3表面相連接，外延硅層Si1的表面與體硅片Si2的表面通過凹槽相連接，從而在進(jìn)行金屬鍵合后，使所述外圍電路區(qū)C與像素陣列區(qū)A和讀出電路區(qū)B之間形成互連。

請參閱圖6。當(dāng)需要減薄時(shí)，可將所述SOI硅片的襯底硅層Si3剝離，SOI硅片的埋氧層SiO₂可以保留。并且，SOI硅片在剝離襯底硅層Si3后，剩余的埋氧層SiO₂非常平整，暗電流好，隔離性能也好，對于圖像質(zhì)量非常有利。

在制備本發(fā)明的新型CMOS圖像傳感器芯片時(shí)，避免了使用傳統(tǒng)的減薄工藝，由于傳統(tǒng)的CMP減薄會帶來均勻性問題(最多控制在微米精度)和晶格損傷，不僅影響質(zhì)量均勻性，也是BSI CIS暗電流的主要來源，因此本發(fā)明的上述制備方法可以避免由于減薄所導(dǎo)致的圖像質(zhì)量下降問題。

請參閱圖7。還可通過CMOS圖像傳感器的封裝技術(shù)，將位于下方體硅芯片IO處的所述焊盤PAD通過金屬線MW進(jìn)行引出，實(shí)現(xiàn)對CMOS圖像傳感器芯片的封裝。最終形成本發(fā)明的新型CMOS圖像傳感器芯片。

以上所述的僅為本發(fā)明的優(yōu)選實(shí)施例，所述實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。