于2015年8月21日提交的日本專利申請No.2015-163357的全部內(nèi)容，包括說明書、附圖和摘要，通過引用合并于本文中。

技術領域

本發(fā)明涉及半導體器件及其制作方法，其適用于在例如設置有溝槽柵極IGBT(絕緣柵雙極晶體管)的半導體器件中使用。

背景技術：

例如，日本未審專利申請公開No.2013-140885(專利文獻1)公開了一種IE(注入增強)型溝槽柵極IGBT，其具有單元形成區(qū)域，所述單元形成區(qū)域主要包括：第一線狀單位單元區(qū)域，具有線狀有源單元區(qū)域；第二線狀單位單元區(qū)域，具有線狀空穴集電極單元區(qū)域；以及它們之間的線狀非有源單元區(qū)域。

[專利文獻]

[專利文獻1]日本未審專利申請公開No.2013-140885

技術實現(xiàn)要素：

重要的是設計一種溝槽柵極IGBT，使得不允許通過等于或大于要求量的集電極電流，以便確保針對柯克(Kirk)效應的負載短路耐受性。然而，集電極電流的減少導致例如接通電壓增加的問題。可以通過增加集電極區(qū)域的濃度來確保負載短路耐受性，但是這惡化了關斷損耗性能。因此，需要開發(fā)出一種能夠克服這些問題的設置有溝槽柵極IGBT的半導體器件。

通過此處的描述和附圖，其他的問題和新穎特征將變得明顯。

根據(jù)一個實施例的半導體器件在半導體襯底的背表面上具有集 電極區(qū)域。集電極區(qū)域包括相對輕摻雜的P⁺型第一集電極區(qū)域以及相對重摻雜的P⁺⁺型第二集電極區(qū)域。P⁺⁺型第二集電極區(qū)域在平面圖中包括在溝槽和N⁺型發(fā)射極區(qū)域之間的界面，該溝槽中具有要電耦合到柵極電極的線狀溝槽柵極電極，該N⁺型發(fā)射極區(qū)域形成在該溝槽的側表面上。

根據(jù)一個實施例的制作半導體器件的方法包括以下步驟。首先，在從其中具有N^-型漂移區(qū)域的半導體襯底的表面形成其間具有間隔的第一溝槽和第二溝槽之后，經(jīng)由第一柵絕緣膜在第一溝槽中形成第一線狀溝槽柵極電極，并且經(jīng)由第二柵絕緣膜在第二溝槽中形成第二線狀溝槽柵極電極。然后，在半導體襯底的表面?zhèn)壬闲纬蒔型本體層，并且在P型本體層中的半導體襯底的表面?zhèn)壬闲纬蒒⁺型發(fā)射極區(qū)域，使得鄰接第一溝槽的側表面。然后，在半導體襯底的表面上形成層間絕緣膜之后，在層間絕緣膜上形成要電耦合到第一線狀溝槽柵極電極的柵極電極以及要電耦合到第二線狀溝槽柵極電極、P型本體層和N⁺型發(fā)射極區(qū)域的發(fā)射極電極。在從半導體襯底的背表面?zhèn)妊心グ雽w襯底至理想厚度之后，將P型雜質(zhì)離子注入到半導體襯底的背表面?zhèn)戎?，以形成P⁺型第一集電極區(qū)域。然后，在將通過在半導體襯底的背表面上涂覆而形成的抗蝕劑膜圖案化之后，利用圖案化的抗蝕劑膜作為掩膜，將P型雜質(zhì)離子注入到半導體襯底的背表面?zhèn)戎?，以形成P⁺⁺型第二集電極區(qū)域。然后，在半導體襯底的背表面上形成要電耦合到P⁺型第一集電極區(qū)域和P⁺⁺型第二集電極區(qū)域的集電極電極。P⁺⁺型第二集電極區(qū)域在平面圖中包括第一溝槽和N⁺型發(fā)射極區(qū)域之間的界面。

根據(jù)實施例，可以實現(xiàn)設置有如下溝槽柵極IGBT的半導體器件，該溝槽柵極IGBT具有低接通電壓并且同時具有高負載短路耐受性的。

附圖說明

圖1是根據(jù)第一實施例的設置有溝槽柵極IGBT的半導體器件 (半導體芯片)的局部平面圖；

圖2是示出根據(jù)第一實施例的半導體器件的有源部分的部分放大局部平面圖；

圖3是沿著圖2中的線A-A獲得的局部橫截面圖；

圖4是沿著圖2中的線B-B獲得的局部橫截面圖；

圖5是沿著圖2中的線C-C獲得的局部橫截面圖；

圖6是示出根據(jù)第一實施例的半導體器件的有源部分的部分放大局部平面圖；

圖7是示出根據(jù)第一實施例的線狀有源單元區(qū)域的部分放大局部橫截面圖；

圖8是示出根據(jù)第一實施例的溝槽柵極IGBT的制作步驟的局部橫截面圖；

圖9是示出在圖8之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖10是示出在圖9之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖11是示出在圖10之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖12是示出在圖11之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖13是示出在圖12之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖14是示出在圖13之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖15是示出在圖14之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖16是示出在圖15之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖17是示出在圖16之后的制作步驟期間的溝槽柵極IGBT的局 部橫截面圖；

圖18是示出在圖17之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖19是示出在圖18之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖20是示出在圖19之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖21是示出在圖20之后的制作步驟期間的溝槽柵極IGBT的局部橫截面圖；

圖22是示出根據(jù)第一實施例的改型例子1的半導體器件的有源部分的部分放大局部平面圖；

圖23是示出根據(jù)第一實施例的改型例子2的半導體器件的有源部分的部分放大局部平面圖；

圖24A和圖24B是分別示出根據(jù)第一實施例的改型例子3的半導體器件的表面?zhèn)群捅潮砻鎮(zhèn)鹊木植科矫鎴D；

圖25是示出根據(jù)第一實施例的改型例子3的半導體器件的局部橫截面的部分放大示意圖；

圖26是示出根據(jù)第一實施例的改型例子4的半導體器件的表面?zhèn)染植科矫鎴D；

圖27是示出根據(jù)第一實施例的改型例子4的半導體器件的有源部分的部分放大局部平面圖；

圖28是示出根據(jù)第二實施例的半導體器件的有源部分的部分放大局部平面圖；

圖29是沿著圖28中的線D-D獲得的局部橫截面圖；

圖30是示出利用集電極電流密度作為參數(shù)、在IGBT的負載短路期間的場強度分布的圖；

圖31是示出利用每單位面積的發(fā)射極區(qū)域的比例作為參數(shù)、在集電極電流(I_C)和接通電壓(V_CE(sat))之間的IGBT關系的圖；

圖32是示出利用集電極區(qū)域的濃度作為參數(shù)、在IGBT的負載短 路期間的場密度分布的圖；以及

圖33是示出利用集電極區(qū)域的濃度作為參數(shù)、IGBT的集電極區(qū)域的濃度分布的圖。

具體實施方式

在以下的實施例中，為了方便起見必要時將在分成多個部分或?qū)嵤├筮M行描述。除非有具體指定，否則這些部分或?qū)嵤├⒎窍嗷オ毩?，它們中的一個可以是另一個的整體或部分的改型例子、應用例子、細節(jié)描述、補充描述等。在以下的實施例中，當提到部件的數(shù)目(包括數(shù)字、值、量、范圍等)時，除非另有具體指定或者數(shù)字明顯限定于具體數(shù)目，否則所述數(shù)目不限于特定數(shù)目而是可以大于或小于特定數(shù)目。

此外，在以下實施例中，組成部件(包括部件、步驟的)并非總是必須的，除非另有具體指定或者原則上顯然是必須的。類似地，在以下實施例中，當提到組成部件的形狀、位置關系等時，也涵蓋與其基本上類似或相似的形狀、位置關系等，除非另有具體指定或原則上顯然不是。這也同樣適用于上述的數(shù)目(包括數(shù)字、值、量、范圍等)。

以下將基于附圖詳細描述實施例。在用于描述實施例的所有附圖中，具有相同功能的部件將通過相同或相關的附圖標記標出，并且省略重復描述。當有兩個或更多個部件(位置)彼此相似時，可以對通用附圖標記增加符號，以表示單個或具體位置。在以下的實施例中，原則上，將不再對相同或相似部分進行重復描述，除非另外特別需要。

在實施例中使用的附圖中，橫截面圖有時沒有被標注陰影，以便于對它們的理解。另一方面，平面圖有時被標注陰影，以便于對它們的理解。

在橫截面圖或平面圖中，每個位置的大小并非對應于實際器件的大小。為了便于理解附圖，以相對較大的尺寸示出具體位置。即使在橫截面圖和平面圖彼此對應時，也可以相對增加具體位置的大小以便利于對附圖的理解。

接著將描述發(fā)明人發(fā)現(xiàn)的IGBT的問題，以便清楚地示出本實施例的半導體器件。

問題(1)

當在負載短路期間接通信號被輸入到IGBT中時，由于集電極和發(fā)射極之間的電源電壓對IGBT施加了電流最大值，存在IGBT被擊穿的危險。具體來說，當IGBT的襯底的背表面?zhèn)鹊膱鰪姸扔捎诳驴诵黾訒r，場強度超過臨界場強度，出現(xiàn)雪崩擊穿，并且在襯底的背表面?zhèn)壬袭a(chǎn)生大量載流子。這種現(xiàn)象容易導致集電極電流密度顯著出現(xiàn)(參見圖30)。當襯底的背表面上的寄生雙極晶體管接通時，IGBT通過閂鎖而被擊穿?？驴诵怯行Щ鶚O寬度增加的現(xiàn)象，其出現(xiàn)是因為隨著雙極晶體管中集電極電流的增加，注入水平變高，并且因此將基極-集電極耗盡層推到集電極側。這也被稱作“基極推出效應(柯克效應)”。

因此，重要的是設計出一種晶體管以便防止施加過量的集電極電流來確保負載短路耐受性。

然而，集電極電流的減少造成接通電壓增加的問題(見圖31)。術語“接通電壓”表示在施加柵極電壓的同時發(fā)送額定電流所需的集電極電壓(也稱作“飽和電壓”)。為了盡可能多地降低接通電壓，期望集電極電流的增加，所以在負載短路耐受性和接通電壓之間存在折中關系。這意味著為了降低接通電壓，期望集電極電流的增加，但是為了增加負載短路耐受性，期望集電極電流的減少。

問題(2)

可以通過增加從襯底背表面?zhèn)壬系腜N二極管提供的空穴量來抵消電子并且將場強度的峰值位置與襯底背表面?zhèn)壬系腜N二極管隔開，由此來抑制柯克效應。通過增加集電極區(qū)域的濃度(參見圖32和圖33)，可以實現(xiàn)空穴量的增加。然而，當IGBT被關斷時，集電極區(qū)域的濃度增加不可避免地增加襯底背表面?zhèn)鹊氖Ｓ噍d流子。因此，這些剩余載流子可以通過耗盡放電或者通過復合而消失。這可以變成使關斷損耗性能惡化的原因。這意味著在負載短路耐受性和關斷 損耗性能之間存在折中關系。

因此為了克服上述的問題，本實施例提供了一種技術，其沒有使關斷損耗性能惡化，但是實現(xiàn)了具有低接通電壓且同時具有高負載短路耐受性的溝槽柵極IGBT。

(第一實施例)

例如，日本未審專利申請公開No.2013-140885公開了溝槽柵極IGBT的相關技術。日本未審專利申請公開No.2013-140885(專利文獻1)公開了(1)單元區(qū)域及其周圍的平面結構、(2)窄有源單元類型單位單元以及交替布置系統(tǒng)、以及(3)有源單元二維減薄結構，所以原則上不再重復重疊部分。

<溝槽柵極IGBT的結構>

將參考圖1-圖5描述根據(jù)第一實施例的包括溝槽柵極IGBT的半導體器件。圖1是根據(jù)第一實施例的設置有溝槽柵極IGBT的半導體器件(半導體芯片)的局部平面圖。圖2是示出根據(jù)第一實施例的半導體器件的有源部分的部分放大局部平面圖。圖3-圖5每個都是根據(jù)第一實施例的溝槽柵極IGBT的局部橫截面圖。圖3是沿著圖2中的線A-A獲得的局部橫截面圖；圖4是沿著圖2中的線B-B獲得的局部橫截面圖；圖5是沿著圖2中的線C-C獲得的局部橫截面圖。

本文所述的溝槽柵極IGBT是所謂的EEGG型溝槽柵極IGBT，其具有四個溝槽柵極電極，在任何兩個相鄰電極之間布置有間隔。布置在中心處的兩個溝槽柵極電極均電耦合到柵極電極，布置在兩端處的另外兩個溝槽柵極電極均電耦合到發(fā)射極電極。第一實施例的溝槽柵極IGBT具有例如大約600V的擊穿電壓。

如圖1所示，半導體芯片SC在其外圍處的上表面上具有環(huán)形保護環(huán)GR，在環(huán)形保護環(huán)GR內(nèi)部提供了耦合到環(huán)形浮置場環(huán)等的多個(一個或更多個)環(huán)形場板FP。保護環(huán)GR和場板FP都是由金屬膜形成，該金屬膜例如具有鋁作為主要成分。

半導體芯片SC在環(huán)形場板FP內(nèi)部和在其有源部分的主要部分中具有單元形成區(qū)域CR。半導體芯片SC在其有源部分的上表面上具 有延伸到半導體芯片SC的外圍附近的發(fā)射極電極EE。發(fā)射極電極EE由金屬膜制成，該金屬膜例如具有鋁作為主要成分。發(fā)射極電極EE在其中心部分處具有發(fā)射極焊盤EP，用于將接合導線等耦合至此。

發(fā)射極電極EE和場板FP之間具有柵極布線GL。柵極布線GL電耦合到柵極電極GE。柵極布線GL和柵極電極GE都是由金屬膜制成，該金屬膜例如具有鋁作為主要成分。柵極電極GE在其中心部分處具有柵極焊盤GP，用于將接合導線等耦合至此。

如圖2所示，單元形成區(qū)域CR中具有在第一方向(x方向)上規(guī)律布置的線狀單位單元區(qū)域LC。每個線狀單位單元區(qū)域LC包括第一線狀單位單元區(qū)域LC1和第二線狀單位單元區(qū)域LC2，并且在第一實施例中，第一線狀單位單元區(qū)域LC1的寬度W1和第二線狀單位單元區(qū)域LC2的寬度W2彼此相等或基本相等。

每個第一線狀單位單元區(qū)域LC1包括在中心處的線狀有源單元區(qū)域LCa以及包圍線狀有源單元區(qū)域LCa的一對半寬度的線狀非有源單元區(qū)域LCi。線狀有源單元區(qū)域LCa和線狀非有源單元區(qū)域LCi之間具有電耦合到柵極電極(圖1所示的柵極電極GE)的第一線狀溝槽柵極電極TG1或第二線狀溝槽柵極電極TG2。

另一方面，每個第二線狀單位單元區(qū)域LC2包括定位在其中心處的線狀空穴集電極單元區(qū)域LCc以及包圍線狀空穴集電極單元區(qū)域LCc的一對半寬度的線狀非有源單元區(qū)域LCi。線狀空穴集電極單元區(qū)域LCc和線狀非有源單元區(qū)域LCi之間具有電耦合到發(fā)射極電極EE的第三線狀溝槽柵極電極TG3或第四線狀溝槽柵極電極TG4。

線狀有源單元區(qū)域LCa的寬度Wa和線狀空穴集電極單元區(qū)域LCc的寬度Wc比線狀非有源單元區(qū)域LCi的寬度Wi要窄。由此，在第一實施例中的溝槽柵極IGBT是所謂的“窄有源單元型單位單元”。

線狀有源單元區(qū)域LCa或者線狀空穴集電極單元區(qū)域LCc與線狀非有源單元區(qū)域LCi交替布置，以配置線狀單位單元區(qū)域LC。因此，根據(jù)第一實施例的溝槽柵極IGBT采用所謂“交替布置系統(tǒng)”。

線狀有源單元區(qū)域LCa和線狀空穴集電極單元區(qū)域LCc均在其中心部分處具有沿著與第一方向(x方向)正交的第二方向(y方向，較長的方向)的接觸溝槽CT，且接觸溝槽CT的下端部到達形成在半導體襯底中的P⁺型本體接觸區(qū)域PBC。

線狀有源單元區(qū)域LCa中具有有源部分LCaa和非有源部分LCai，有源部分LCaa即其中具有在第二方向(y方向，較長方向)上規(guī)律布置的N⁺型發(fā)射極區(qū)域NE的區(qū)域，非有源部分LCai即不具有N⁺型發(fā)射極區(qū)域NE的區(qū)域(P型本體區(qū)域PB)。這些區(qū)域是交替布置的。

線狀空穴集電極單元區(qū)域LCc中具有在第二方向(y方向，較長方向)上規(guī)律布置的連接器溝槽柵極電極(發(fā)射極耦合部分)TGc。這些連接器溝槽柵極電極將第三線狀溝槽柵極電極TG3和第四線狀溝槽柵極電極TG4相互耦合。在連接器溝槽柵極電極(發(fā)射極耦合部分)TGc和接觸溝槽CT(P⁺型本體接觸區(qū)域PBC)之間的交點處，第三線狀溝槽柵極電極TG3和第四線狀溝槽柵極電極TG4相互耦合并且然后電耦合到發(fā)射極電極EE。

在第一實施例中，線狀空穴集電極單元區(qū)域LCc的寬度Wc和線狀有源單元區(qū)域LCa的寬度Wa彼此相等或基本相等，然而，這并非是必須的。然而，它們彼此相等或基本相等的寬度具有空穴分布變均勻的優(yōu)勢。

線狀非有源單元區(qū)域LCi中具有P型浮置區(qū)域PF。在第一實施例中，P型浮置區(qū)域PF具有如下這樣的結構：其深度大于其中分別具有第一線狀溝槽柵極電極TG1、第二線狀溝槽柵極電極TG2、第三線狀溝槽柵極電極TG3和第四線狀溝槽柵極電極TG4的各個溝槽的下端部的深度，并且覆蓋所述下端部。這種結構并非是必須的，但是是有益的，因為即使在使得第一方向(x方向)中線狀非有源單元區(qū)域LCi的寬度Wi大于在第一方向(x方向)中線狀有源單元區(qū)域LCa的寬度Wa時，也可以利于保持擊穿電壓。在第一實施例中，使得在第一方向(x方向)中線狀有源單元區(qū)域LCa的寬度Wa小于在第一 方向(x方向)中線狀非有源單元區(qū)域LCi的寬度Wi，這不是必須的，但是可以提高IE效應。

單元形成區(qū)域CR在其外圍的外側部分地具有例如延伸以包圍單元形成區(qū)域的P型浮置區(qū)域PFp，并且該P型浮置區(qū)域PFp通過接觸溝槽CT(P⁺型本體接觸區(qū)域PBCp)電耦合到發(fā)射極電極EE。

另外，單元形成區(qū)域CR在其外圍的外側具有例如柵極布線GL。第一線狀溝槽柵極電極TG1和第二線狀溝槽柵極電極TG2從單元形成區(qū)域CR的內(nèi)部朝著該柵極布線GL延伸。溝槽柵極電極TGz將第一線狀溝槽柵極電極TG1和第二線狀溝槽柵極電極TG2的延伸部的相應端部(即柵極引線部分TGw)相互耦合，溝槽柵極電極TGz經(jīng)由(柵極布線)-(溝槽柵極電極)耦合部分GTG而電耦合到柵極布線GL。端部溝槽柵極電極TGp在單元形成區(qū)域CR外側的外圍和線狀非有源單元區(qū)域LCi之間進行劃分。

接著，將參考圖3描述沿著圖2的線A-A獲得的橫截面結構。

如圖3所示，N^-型漂移區(qū)域ND占據(jù)半導體襯底SS的主要部分，半導體襯底SS在其背表面(第二主表面，底表面)Sb側上具有鄰接N^-型漂移區(qū)域ND的N型場停止區(qū)域Ns。N型場停止區(qū)域Ns具有例如從約1×10¹⁵/cm³至1×10¹⁷/cm³的雜質(zhì)濃度。

此外，N型場停止區(qū)域Ns在與N^-型漂移區(qū)域ND相對的側上具有P⁺型第一集電極區(qū)域PC1和P⁺⁺型第二集電極區(qū)域PC2。P⁺⁺型第二集電極區(qū)域PC2在線狀有源單元區(qū)域LCa中的半導體襯底SS的背表面?zhèn)萐b側上。

P⁺⁺型第二集電極區(qū)域PC2的雜質(zhì)濃度具有高于P⁺型第一集電極區(qū)域PC1的雜質(zhì)濃度。P⁺型第一集電極區(qū)域PC1具有例如從約1×10¹⁶/cm³至1×10¹⁷/cm³的雜質(zhì)濃度，而P⁺⁺型第二集電極區(qū)域PC2具有例如從約1×10¹⁷/cm³至1×10¹⁸/cm³的雜質(zhì)濃度。

半導體襯底SS在其背表面Sb上具有集電極電極CE，以電耦合到P⁺型第一集電極區(qū)域PC1和P⁺⁺型第二集電極區(qū)域PC2。集電極電極CE例如由層疊膜(AlSi/Ti/Ni/Au)制成，所述層疊膜通過在半導 體襯底SS的背表面Sb上順序?qū)盈B鋁硅(AlSi)、鈦、鎳和金而得到。因此，包含鋁的電極材料與半導體襯底SS的背表面Sb接觸。

另一方面，半導體襯底SS具有在襯底表面(第一主表面、上表面)Sa側上的幾乎整個表面(單元形成區(qū)域CR中的幾乎整個表面)上的P型本體區(qū)域PB。

半導體襯底SS在其表面Sa側上在線狀有源單元區(qū)域LCa和線狀非有源單元區(qū)域LCi之間的邊界處具有第一溝槽T1和第二溝槽T2。它們在其內(nèi)部經(jīng)由柵極絕緣膜GI分別具有第一線狀溝槽柵極電極TG1和第二線狀溝槽柵極電極TG2。

第一線狀溝槽柵極電極TG1和第二線狀溝槽柵極電極TG2電耦合到柵極電極(圖1所示的柵極電極GE)。第一線狀溝槽柵極電極TG1處在形成于半導體襯底SS中的第一溝槽T1中，同時從該溝槽的下端部延伸到上端部。類似地，第二線狀溝槽柵極電極TG2處在形成于半導體襯底SS中的第一溝槽T2中，同時從該溝槽的下端部延伸到上端部。

半導體襯底SS在其表面Sa側上在線狀空穴集電極單元區(qū)域LCc和線狀非有源單元區(qū)域LCi之間的邊界處具有第三溝槽T3和第四溝槽T4。它們在其中經(jīng)由柵極絕緣膜GI具有第三線狀溝槽柵極電極TG3和第四線狀溝槽柵極電極TG4。

第三線狀溝槽柵極電極TG3和第四線狀溝槽柵極電極TG4電耦合到發(fā)射極電極EE。第三線狀溝槽柵極電極TG3處在形成于半導體襯底SS中的第三溝槽T3中，同時從該溝槽的下端部延伸到上端部。類似地，第四線狀溝槽柵極電極TG4處在形成于半導體襯底SS中的第四溝槽T4中，同時從該溝槽的下端部延伸到上端部。

在線狀有源單元區(qū)域LCa中，半導體襯底SS在其表面Sa側上具有N⁺型發(fā)射極區(qū)域NE，且接觸溝槽CT在其下端部處具有P⁺型本體接觸區(qū)域PBC。P⁺型本體接觸區(qū)域PBC在其下方具有P⁺型閂鎖防止區(qū)域PLP，且P⁺型閂鎖防止區(qū)域PLP在其下方具有N型空穴阻擋區(qū)域NHB。在線狀空穴集電極單元區(qū)域LCc中的雜質(zhì)摻雜結構類似 于線狀有源單元區(qū)域LCa的雜質(zhì)摻雜結構，除了省略了N⁺型發(fā)射極區(qū)域NE。

在線狀非有源單元區(qū)域LCi中，半導體襯底SS在其表面Sa側上、在P型本體區(qū)域PB下方具有例如比第一溝槽T1、第二溝槽T2、第三溝槽T3和第四溝槽T4更深的P型浮置區(qū)域PF。

如所示，在第一實施例中，與線狀有源單元區(qū)域LCa類似，線狀空穴集電極單元區(qū)域LCc還具有N型空穴阻擋區(qū)域NHB、P⁺型閂鎖防止區(qū)域PLP等，但是它們不是必須的。然而，通過提供它們，可以保持空穴流動的整體平衡。

半導體襯底SS在其幾乎整個表面上具有例如由氧化硅制成的層間絕緣膜IL。層間絕緣膜IL在其上具有發(fā)射極電極EE，發(fā)射極電極EE例如由具有鋁作為主要成分的金屬膜制成，并且其經(jīng)由接觸溝槽CT耦合到N⁺型發(fā)射極區(qū)域NE和P⁺型本體接觸區(qū)域PBC。

發(fā)射極電極EE在其中還具有例如由基于聚合物的有機絕緣膜制成的最終鈍化膜FPF。

接著，將參考圖4來描述沿著圖2的線B-B獲得的橫截面結構。

如圖4所示，在橫截面中，甚至線狀有源單元區(qū)域LCa在其中也不具有N⁺型發(fā)射極區(qū)域NE，所以在圖中線狀有源單元區(qū)域LCa和線狀空穴集電極單元區(qū)域LCc是相同的。其他局部結構也與參考圖3描述的相同。不用說，該圖與圖3類似：其中第一線狀溝槽柵極電極TG1和第二線狀溝槽柵極電極TG2電耦合到柵極電極(圖1所示的柵極電極GE)，但是也與圖3有不同：其中第三線狀溝槽柵極電極TG3和第四線狀溝槽柵極電極TG4電耦合到發(fā)射極電極EE。

接著，將參考圖5來描述沿著圖2的線C-C獲得的橫截面結構。

如圖5所示，除了線狀空穴集電極單元區(qū)域LCc以外的結構類似于參考圖4描述的結構。線狀空穴集電極單元區(qū)域LCc具有其中幾乎整個部分被連接器溝槽柵極電極TGG(發(fā)射極耦合部分)占據(jù)的結構。

在第一實施例中，已經(jīng)具體描述了具有“窄有源單元型單位單元”的溝槽柵極IGBT，但是不用說，所述描述不僅可以應用于此，還可 以應用于具有“非窄有源單元型單位單元”的溝槽柵極IGBT。

此外，在第一實施例中，已經(jīng)具體描述了具有“交替布置系統(tǒng)”的溝槽柵極IGBT，但是不用說，所述描述不僅可以應用于此，還可以應用于具有“非交替布置系統(tǒng)”的溝槽柵極IGBT。

此處示出了溝槽柵極IGBT的每個部件(參照圖1至圖5)的主要尺度的例子，以便更具體地例示溝槽柵極IGBT的結構。

線狀有源單元區(qū)域LCa的寬度Wa大約是1.3μm，并且線狀非有源單元區(qū)域LCi的寬度Wi大約是3.3μm。線狀有源單元區(qū)域LCa的寬度Wa優(yōu)選地小于線狀非有源單元區(qū)域LCi的寬度Wi，且Wi/Wa比率具體優(yōu)選地落入例如在從2到3的范圍內(nèi)。

接觸溝槽CT的寬度大約為0.3μm。第一溝槽T1、第二溝槽T2、第三溝槽T3和第四溝槽T4的寬度大約為0.7μm(具體優(yōu)選為0.8μm或更小)且它們的深度大約是3μm。N⁺型發(fā)射極區(qū)域NE距半導體襯底SS的表面Sa的深度大約為0.25μm，P型本體區(qū)域PB的深度(溝道區(qū)域)大約是0.8μm，P⁺型閂鎖防止區(qū)域PLP的深度大約為1.4μm，并且P型浮置區(qū)域PF的深度大約為4.5μm。N型場停止區(qū)域Ns距半導體襯底SS的背表面Sb的深度是約2.0μm，且P⁺型第一集電極區(qū)域PC1和P⁺⁺型第二集電極區(qū)域PC2的深度從約0.25μm至約1.0μm。

半導體襯底SS的厚度從約60μm至約70μm(當需要的擊穿電壓大約為600V時的厚度)。半導體襯底SS的厚度非常依賴于需要的擊穿電壓。因此，例如，當需要的擊穿電壓為1200V時厚度大約為120μm，并且當需要的擊穿電壓為400V時厚度大約為40μm。

在以下的例子中，相對應的部件具有與上述部件幾乎相同的尺度，所以將不再重復對它們的描述。

<溝槽柵極IGBT的優(yōu)勢>

將參考圖6和圖7來描述第一實施例的溝槽柵極IGBT的優(yōu)勢。圖6是示出根據(jù)第一實施例的半導體器件的有源部分的部分放大局部平面圖。圖7是示出根據(jù)第一實施例的線狀有源單元區(qū)域的部分放大局部橫截面圖。

第一實施例的溝槽柵極IGBT的特征在于：在半導體襯底SS的背表面Sb側上形成的集電極區(qū)域的部分區(qū)域被提供有P⁺⁺型第二集電極區(qū)域PC2，P⁺⁺型第二集電極區(qū)域PC2具有從約1×10¹⁷/cm³至1×10¹⁸/cm³的相對較高的濃度。

如以上在問題(1)中描述的，重要的是不要施加過量的集電極電流以便確保負載短路耐受性，但是集電極電流的減少又伴隨著接通電壓的增加。由于提供了P⁺⁺型第二集電極區(qū)域PC2，即使集電極電流增加也可以抑制由于柯克效應造成的在半導體襯底SS的背表面Sb側上的場強度的增加。因此可以確保負載短路耐受性。

然而，如以上在問題(2)中描述的，在半導體襯底SS的背表面Sb側上的整個表面上提供P⁺⁺型第二集電極區(qū)域PC2，增加了在關斷時在半導體襯底SS的背表面Sb側上的剩余載流子并使關斷損耗性能惡化。

因此，在第一實施例的溝槽柵極IGBT中，在半導體襯底SS的背表面Sb側上的部分區(qū)域，更具體而言，線狀有源單元區(qū)域LCa，被提供有P⁺⁺型第二集電極區(qū)域PC2。這利用該P⁺⁺型第二集電極區(qū)域PC2中的空穴抵消了注入的電子，并且抑制了關斷損耗性能的惡化。圖6示出了其中P⁺⁺型第二集電極區(qū)域PC2與圖2重疊的平面圖。圖6示出了涂以陰影的P⁺⁺型第二集電極區(qū)域PC2。

如圖7所示，通過向電耦合到柵極電極(圖1所示的柵極電極GE)的線狀溝槽柵極電極TG施加正電壓，在其中具有線狀溝槽柵極電極TG的溝槽T的側表面上的P型本體區(qū)域PB上形成溝道(反型層)，并且溝道在深度方向(半導體襯底SS的背表面Sb方向)上延伸。此外，在溝槽T的側表面上的N型空穴阻擋區(qū)域HNB中形成電子聚集層，并且電子聚集層在深度方向(半導體襯底SS的背表面Sb方向)上延伸。從N⁺型發(fā)射極區(qū)域NE提供的電子然后流過溝道和電子聚集層并且到達半導體襯底SS的背表面Sb側。從半導體襯底SS的表面Sa側提供的電子可能到達在溝槽T和N⁺型發(fā)射極區(qū)域NE之間的界面正下方和周圍的集電極電極CE。

因此，在第一實施例中，在半導體襯底SS的背表面Sb側中提供預計很多電子可以到達的P⁺⁺型第二集電極區(qū)域PC2。具體來說，如以上的圖3-圖6所示，P⁺⁺型第二集電極區(qū)域PC2被提供在半導體襯底SS的背表面Sb側區(qū)域中，所述區(qū)域包括在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1和N⁺型發(fā)射極區(qū)域NE之間的界面正下方的區(qū)域以及在其中具有第二線狀溝槽柵極電極TG2的第二溝槽T2和N⁺型發(fā)射極區(qū)域NE之間的界面正下方的區(qū)域。換句話說，提供P⁺⁺型第二集電極區(qū)域PC2，以便在平面圖中包括在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1和N⁺型發(fā)射極區(qū)域NE之間的界面以及在其中具有第二線狀溝槽柵極電極TG2的第二溝槽T2和N⁺型發(fā)射極區(qū)域NE之間的界面。這樣使得可以實現(xiàn)設置有如下溝槽柵極IGBT的半導體器件，該溝槽柵極IGBT具有低接通電壓和高負載短路耐受性并且沒有使其關斷損耗性能惡化。

在平面圖中，僅僅需要其中形成P⁺⁺型第二集電極區(qū)域PC2的區(qū)域位于：在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1和N⁺型發(fā)射極區(qū)域NE之間的界面或在其周圍以及在其中具有第二線狀溝槽柵極電極TG2的第二溝槽T2和N⁺型發(fā)射極區(qū)域NE之間的界面或在其周圍。然而在第一實施例中，考慮到半導體器件制作步驟中的對準裕度，將P⁺⁺型第二集電極區(qū)域PC2形成在線狀有源單元區(qū)域LCa中。P⁺⁺型第二集電極區(qū)域PC2的形成區(qū)域不限于上述位置并且后面將描述其改型例子。

<溝槽柵極IGBT的制作方法>

接著將參考圖8-圖21來描述根據(jù)第一實施例的溝槽柵極IGBT的制作方法。圖8-圖21是示出根據(jù)第一實施例的溝槽柵極IGBT的制作步驟的局部橫截面圖。后面將主要描述單元形成區(qū)域，而外圍部分等將根據(jù)需要參考圖1來理解。此外，將對包括線狀有源單元區(qū)域LCa和線狀非有源單元區(qū)域LCi的第一線狀單位單元區(qū)域LC1以及包括線狀空穴集電極單元區(qū)域LCc和線狀非有源單元區(qū)域LCi的第二線狀單位單元區(qū)域LC2進行具體描述。

首先，如圖8所示，提供由N^-型單晶硅(例如，約2×10¹⁴/cm³的磷濃度)制成的半導體襯底(在這個階段，基本是盤形平坦且薄的半導體板，被稱作“晶片”)SS。半導體襯底SS例如是晶片(晶片直徑可以是和中的任意一個)。晶片的厚度例如是約800μm(優(yōu)選地，在從約450μm到1000μm的范圍內(nèi))。在本文中，通過FZ(浮置區(qū))方法生產(chǎn)的晶片例如是最合適的，但是也可以是通過CZ(提拉)方法生產(chǎn)的。

接著，通過涂覆方法等在半導體襯底SS的整個表面Sa上形成用于引入N型空穴阻擋區(qū)域的抗蝕劑膜(沒有示出)。通過普通光刻來將其圖案化。例如，利用圖案化的抗蝕劑膜作為掩膜通過離子注入將N型雜質(zhì)引入到半導體襯底SS的表面Sa，以形成N型空穴阻擋區(qū)域NHB。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用磷作為離子種類，劑量約6×10¹²/cm²，注入能量大約80KeV。然后通過灰化等去除不需要的抗蝕劑膜。

接著，通過涂覆方法等在半導體襯底SS的整個表面Sa上形成用于引入P型浮置區(qū)域的抗蝕劑膜(沒有示出)，隨后是使用普通光刻的圖案化。例如，利用圖案化的抗蝕劑膜作為掩膜通過離子注入將P型雜質(zhì)引入到半導體襯底SS的表面Sa中，以形成P型浮置區(qū)域PF。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用硼作為離子種類，劑量約3.5×10¹³/cm²，注入能量大約75KeV。然后通過灰化等去除不需要的抗蝕劑膜。與引入P型浮置區(qū)域PF同時，例如，引入單元外圍結區(qū)域和浮置場環(huán)。

接著，例如通過CVD(化學氣相沉積)在半導體襯底SS的整個表面Sa上形成例如由氧化硅制成的硬掩膜HM。硬掩膜HM具有例如約450nm的厚度。

接著，如圖9所示，通過涂覆方法等在半導體襯底SS的整個表面Sa上形成用于硬掩膜處理的抗蝕劑膜(沒有示出)，并通過普通光刻將生成的膜圖案化。利用圖案化的抗蝕劑膜作為掩膜例如通過干法刻蝕來將硬掩膜HM圖案化。然后通過灰化等去除不需要的抗蝕劑 膜。

接著，如圖10所示，使用圖案化的硬掩膜HM，執(zhí)行例如各向異性干法刻蝕來分別形成第一溝槽T1、第二溝槽T2、第三溝槽T3和第四溝槽T4。用于這種各向異性干法刻蝕的氣體的優(yōu)選例子包括基于Cl₂/O₂的氣體。

通過使用例如基于氫氟酸的刻蝕劑的濕法刻蝕，去除不需要的硬掩膜HM。

接著，如圖11所示，執(zhí)行P型浮置區(qū)域PF和N型空穴阻擋區(qū)域NHB的延伸擴散(例如在1200℃，約30分鐘)。通過這種擴散，P型浮置區(qū)域PF變得比其中分別將形成第一線狀溝槽柵極電極TG1、第二線狀溝槽柵極電極TG2、第三線狀溝槽柵極電極TG3和第四線狀溝槽柵極電極TG4的第一溝槽T1、第二溝槽T2、第三溝槽T3和第四溝槽T4的下端部更深，并且覆蓋這些下端部。半導體襯底SS的其中沒有P型浮置區(qū)域PF和N型空穴阻擋區(qū)域NHB的區(qū)域變?yōu)镹^-型漂移區(qū)域ND。

接著，例如，通過熱氧化在半導體襯底SS的表面Sa上并且在第一溝槽T1、第二溝槽T2、第三溝槽T3和第四溝槽T4內(nèi)壁的整個表面上形成柵極絕緣膜GI。柵極絕緣膜GI具有例如約0.12μm的厚度。

接著，如圖12所示，在半導體襯底SS的表面Sa上并且在第一溝槽T1、第二溝槽T2、第三溝槽T3和第四溝槽T4內(nèi)，例如通過CVD來形成磷摻雜的多晶硅(摻雜多晶硅)膜DPS。多晶硅膜DPS具有例如大約0.6μm的厚度。

接著，例如通過干法刻蝕來回刻蝕多晶硅膜DPS，以在第一溝槽T1內(nèi)形成第一線狀溝槽柵極電極TG1、在第二溝槽T2內(nèi)形成第二線狀溝槽柵極電極TG2、在第三溝槽T3內(nèi)形成第三線狀溝槽柵極電極TG3并且在第四溝槽T4內(nèi)形成第四線狀溝槽柵極電極TG4。在這個回刻蝕中使用的氣體的優(yōu)選例子包括SF₆。

接著如圖13所示，通過涂覆方法等在半導體襯底SS的整個表面Sa上形成用于引入P型本體區(qū)域的抗蝕劑膜(沒有示出)。所述 膜然后通過普通光刻被圖案化。例如利用圖案化的抗蝕劑膜作為掩膜通過離子注入，將P型雜質(zhì)引入到單元形成區(qū)域CR的整個表面和其他必要部分中，以形成P型本體區(qū)域PB。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用硼作為離子種類，劑量約3×10¹³/cm²，注入能量大約75KeV。然后通過灰化等去除不需要的抗蝕劑膜。

通過涂覆方法等在半導體襯底SS的整個表面Sa上形成用于引入N⁺型發(fā)射極區(qū)域的抗蝕劑膜(沒有示出)。例如利用圖案化的抗蝕劑膜作為掩膜通過離子注入，將N型雜質(zhì)引入到P型本體區(qū)域PB的整個上表面中，以形成N⁺型發(fā)射極區(qū)域NE。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用砷作為離子種類，劑量約5×10¹⁵/cm²，注入能量大約80KeV。然后通過灰化等去除不需要的抗蝕劑膜。

接著如圖14所示，例如通過CVD在半導體襯底SS的整個表面Sa上形成PSG(磷硅玻璃)膜作為層間絕緣膜IL。層間絕緣膜IL具有大約0.6μm的厚度。除了PSG膜以外，層間絕緣膜IL的優(yōu)選示例材料包括BPSG(硼磷硅玻璃)膜、NSG(非摻雜硅酸鹽玻璃)膜和SOG(旋涂玻璃)膜以及它們的復合膜。

接著如圖15所示，通過涂覆方法等在層間絕緣膜IL的整個表面上形成用于形成接觸溝槽的抗蝕劑膜(沒有示出)，并且隨后通過普通光刻將抗蝕劑膜圖案化。利用圖案化的抗蝕劑膜作為掩膜，例如通過各向異性刻蝕來形成接觸溝槽CT。在該各向異性干法刻蝕中使用的氣體的優(yōu)選例子包括基于Ar/CHF₃/CF₄的氣體。然后通過灰化等去除不需要的抗蝕劑膜。

接著，例如通過各向異性干法刻蝕在半導體襯底SS中延伸接觸溝槽CT(或者接觸孔)。用于該各向異性干法刻蝕的氣體的優(yōu)選例子包括基于Cl₂/O₂的氣體。

接著如圖16所示，例如經(jīng)由接觸溝槽CT通過離子注入P型雜質(zhì)來形成P⁺型本體接觸區(qū)域PBC。用于這種離子注入的條件的優(yōu)選 例子包括以下條件：使用氟化硼(BF₂)作為離子種類，劑量約5×10¹⁵/cm²，注入能量大約80KeV。

類似地，例如經(jīng)由接觸溝槽CT通過離子注入P型雜質(zhì)來形成P⁺型閂鎖防止區(qū)域PLP。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用硼作為離子種類，劑量約5×10¹⁵/cm²，注入能量大約80KeV。

接著如圖17所示，形成發(fā)射極電極EE。具體來說，例如在以下的工序中形成。首先，例如通過濺射在半導體襯底SS的整個表面Sa上形成鈦鎢(TiW)膜作為阻擋金屬膜。鈦鎢膜例如具有大約0.2μm的厚度。通過后面執(zhí)行的熱處理將鈦鎢膜中的大部分的鈦轉(zhuǎn)移到硅界面以形成硅化物，并且這有助于提高接觸特性。這些工序是復雜的，所以沒有在附圖中示出。

接著在氮氣氣氛中在600℃執(zhí)行硅化物退火大約10分鐘。然后例如通過濺射，在阻擋金屬膜的整個表面上形成基于鋁的金屬膜(例如包括鋁和一定百分比的硅)，以利用其填充接觸溝槽CT?；阡X的金屬膜具有大約5μm的厚度。

接著，通過涂覆方法等在半導體襯底SS的整個表面Sa上形成用于形成發(fā)射極電極的抗蝕劑膜(沒有示出)，并且隨后通過普通光刻將抗蝕劑膜圖案化。例如，通過這樣圖案化的抗蝕劑膜作為掩膜的干法刻蝕，將由阻擋金屬膜和基于鋁的金屬膜制成的發(fā)射極電極EE圖案化。用于該干法刻蝕的氣體的優(yōu)選例子包括基于Cl₂/BCl₃的氣體。然后通過灰化等去除不需要的抗蝕劑膜。

接著，在發(fā)射極電極EE上形成例如由具有聚酰亞胺作為主要成分的有機膜等制成的最終鈍化膜FPF。最終鈍化膜FPF具有大約2.5μm的厚度。

接著，通過涂覆方法等在半導體襯底SS的整個表面Sa上形成用于形成開口部分的抗蝕劑膜(沒有示出)，隨后通過普通光刻將抗蝕劑膜圖案化。例如通過利用圖案化的抗蝕劑膜作為掩膜的干法刻蝕，將最終鈍化膜FPF圖案化以將以上圖1所示的發(fā)射極焊盤EP 等開口。然后通過灰化等去除不需要的抗蝕劑膜。

接著如圖18所示，通過背部研磨處理研磨半導體襯底SS的背表面Sb，并且根據(jù)需要將厚度從例如大約800μm減少到大約30μm至200μm。當擊穿電壓例如是大約600V時，最終厚度大約是60μm；當擊穿電壓例如是大約1200V時，最終厚度大約是120μm；當擊穿電壓例如是大約1800V時，最終厚度大約是180μm。必要時，執(zhí)行化學刻蝕等來消除對背表面Sb的損害。

接著，例如通過離子注入引入N型雜質(zhì)到半導體襯底SS的整個背表面Sb中來形成N型場停止區(qū)域Ns。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用磷作為離子種類，劑量約5×10¹²/cm²，注入能量大約350KeV。

接著如圖19所示，例如通過離子注入引入P型雜質(zhì)到半導體襯底SS的整個背表面Sb中來形成P⁺型第一集電極區(qū)域PC1。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用硼作為離子種類，劑量約7×10¹²/cm²，注入能量大約40KeV。

接著如圖20所示，通過涂覆方法等在半導體襯底SS的整個背表面Sb上形成用于引入P⁺⁺型第二集電極區(qū)域的抗蝕劑掩膜R1，隨后通過普通光刻將抗蝕劑掩膜R1圖案化。利用圖案化的抗蝕劑掩膜R1掩膜，例如通過離子注入將P型雜質(zhì)引入到半導體襯底SS的背表面Sb中，以形成P⁺⁺型第二集電極區(qū)域PC2。用于這種離子注入的條件的優(yōu)選例子包括以下條件：使用硼作為離子種類，劑量約5×10¹³/cm²，注入能量大約40KeV。然后通過灰化等去除變得不需要的抗蝕劑掩膜R1。為了激活雜質(zhì)，必要時，使半導體襯底SS的背表面Sb經(jīng)受激光退火等。P⁺⁺型第二集電極區(qū)域PC2形成在線狀有源單元區(qū)域LCa中(參見圖6等)。

接著如圖21所示，例如通過濺射，順序?qū)盈B鋁硅(AlSi)、鈦、鎳和金，在半導體襯底SS的整個背表面Sb上形成集電極電極CE。然后通過劃片等將半導體襯底SS劃分成芯片區(qū)域，隨后根據(jù)需要密封在封裝中以形成具有溝槽柵極IGBT的半導體器件。

因此，在第一實施例的溝槽柵極IGBT中，形成在半導體襯底SS的背表面Sb側上的集電極區(qū)域包括：相對輕摻雜的P⁺型第一集電極區(qū)域PC1以及相對重摻雜的P⁺⁺型第二集電極區(qū)域PC2。P⁺⁺型第二集電極區(qū)域PC2提供在平面圖中包括第一溝槽T1和N⁺型發(fā)射極區(qū)域NE之間的邊界以及第二溝槽T2和N⁺型發(fā)射極區(qū)域NE之間的邊界的區(qū)域中，在第一溝槽T1中具有第一線狀溝槽柵極電極TG1，在第二溝槽T2中具有第二線狀溝槽柵極電極TG2。這使得可以實現(xiàn)設置有如下溝槽柵極IGBT的半導體器件，該溝槽柵極IGBT具有低接通電壓和高負載短路耐受性，而沒有使其關斷損耗性能惡化。

(改型例子1)

將參考圖22描述根據(jù)第一實施例的改型例子1的具有溝槽柵極IGBT的半導體器件。圖22是示出根據(jù)第一實施例的改型例子1的半導體器件的有源部分的部分放大局部平面圖，并且是通過將P⁺⁺型第二集電極區(qū)域與圖2重疊而獲得的平面圖。圖22示出了通過陰影標出的P⁺⁺型第二集電極區(qū)域。

與第一實施例的區(qū)別在于P⁺⁺型第二集電極區(qū)域PC2的面積。在第一實施例中的P⁺⁺型第二集電極區(qū)域PC2提供在線狀有源單元區(qū)域LCa中。

然而，在改型例子1中，如圖22所示，P⁺⁺型第二集電極區(qū)域PC2延伸到線狀非有源單元區(qū)域LCi。P⁺⁺型第二集電極區(qū)域PC2例如提供在第一線狀單位單元區(qū)域LC1中，第一線狀單位單元區(qū)域LC1包括在其中心處的線狀有源單元區(qū)域LCa以及包圍線狀有源單元區(qū)域LCa的一對半寬度的線狀非有源單元區(qū)域LCi。

如以上的圖7所示，從N⁺型發(fā)射極區(qū)域NE提供的電子流過溝道和電子聚集層并且到達半導體襯底SS的背表面Sb側。因此，從半導體襯底SS的表面Sa側提供的許多電子到達集電極電極CE，所述集電極電極CE處于在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1和N型空穴阻擋區(qū)域NHB之間的界面正下方和周圍，以及在其中具有第二線狀溝槽柵極電極TG2的第二溝槽T2和N型空 穴阻擋區(qū)域NHB之間的界面正下方和周圍。然而，一些電子在半導體襯底SS的背表面Sb的法線方向上以一定角度逐漸擴散，而它們傳遞到N^-型漂移區(qū)域ND中。

因此，在改型例子1中，P⁺⁺型第二集電極區(qū)域PC2被制作成比第一實施例中更寬，以便增強利用P⁺⁺型第二集電極區(qū)域PC2的空穴來抵消從N⁺型發(fā)射極區(qū)域NE提供的電子的有效性。但是，通過將P⁺⁺型第二集電極區(qū)域PC2制作成比第一實施例的更寬，預計關斷損耗性能變得不如第一實施例。

(改型例子2)

將參考圖23描述根據(jù)第一實施例的改型例子2的具有溝槽柵極IGBT的半導體器件。圖22是示出根據(jù)第一實施例的改型例子2的半導體器件的有源部分的部分放大局部平面圖，并且是通過將P⁺⁺型第二集電極區(qū)域與圖2重疊而獲得的平面圖。圖23示出了通過陰影標出的P⁺⁺型第二集電極區(qū)域。

與第一實施例的區(qū)別在于P⁺⁺型第二集電極區(qū)域PC2的面積。在第一實施例中，P⁺⁺型第二集電極區(qū)域PC2提供在線狀有源單元區(qū)域LCa中。

然而在改型例子2中，如圖23所示，P⁺⁺型第二集電極區(qū)域PC2在平面圖中只是提供在N⁺型發(fā)射極區(qū)域NE中及其周圍。

如圖7所示，從N⁺型發(fā)射極區(qū)域NE提供的電子流過溝道和電子聚集層并且到達半導體襯底SS的背表面Sb側。因此，從半導體襯底SS的表面Sa側提供的許多電子到達集電極電極CE，所述集電極電極CE處于在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1和N型空穴阻擋區(qū)域NHB之間的界面正下方和周圍，以及在其中具有第二線狀溝槽柵極電極TG2的第二溝槽T2和N型空穴阻擋區(qū)域NHB之間界面的正下方和周圍。

在改型例子2中，因此，P⁺⁺型第二集電極區(qū)域PC2僅提供在從N⁺型發(fā)射極區(qū)域NE提供的大部分電子預計要達到的區(qū)域中。得到的晶體管預計將具有改善的關斷損耗性能，并且通過使P⁺⁺型第二集 電極區(qū)域PC2比第一實施例的更窄、由于柯克效應將具有減少的負載短路耐受性。

(改型例子3)

接著將參考圖24A、圖24B和圖25描述根據(jù)第一實施例的改型例子3的具有溝槽柵極IGBT的半導體器件。圖24A和圖24B是分別示出根據(jù)第一實施例的改型例子3的半導體器件的表面?zhèn)群捅潮砻鎮(zhèn)鹊木植科矫鎴D。圖24A是通過將P⁺型第一集電極區(qū)域與圖1重疊而獲得的平面圖，圖24B通過半導體襯底背表面?zhèn)扔^察的集電極電極的平面圖。圖24A和圖24B示出了通過陰影標出的P⁺型第一集電極區(qū)域。圖25是示出根據(jù)第一實施例的改型例子3的半導體器件的局部橫截面的部分放大示意圖。

與第一實施例的區(qū)別在于P⁺型第一集電極區(qū)域PC1的面積以及P⁺⁺型第二集電極區(qū)域PC2的存在或不存在。具體來說，在第一實施例中，半導體襯底SS在其整個背表面Sb上具有P⁺型第一集電極區(qū)域PC1并且在線狀有源單元區(qū)域LCa中具有P⁺⁺型第二集電極區(qū)域PC2。

然而，在改型例子3中，如圖24A所示，P⁺型第一集電極區(qū)域PC1形成在平面圖中與發(fā)射極電極EE和柵極電極GE重疊且沒有形成P⁺⁺型第二集電極區(qū)域PC2的區(qū)域中。換句話說，如圖25所示，P⁺型第一集電極區(qū)域PC1只形成在單元形成區(qū)域中的半導體襯底SS的背表面Sb側上，并且P⁺型第一集電極區(qū)域PC1沒有形成在其他區(qū)域中。因此，如圖24B所示，P⁺型第一集電極區(qū)域PC1從單元形成區(qū)域中的半導體襯底SS的背表面Sb側暴露，而N型場停止區(qū)域NS在除了單元形成區(qū)域以外的區(qū)域中從半導體襯底SS的背表面Sb暴露。

如圖7所示，從N⁺型發(fā)射極區(qū)域NE提供的電子流過溝道和電子聚集層并且到達半導體襯底SS的背表面Sb側。因此，從半導體襯底SS的表面Sa側提供的電子到達單元形成區(qū)域中的集電極電極CE。另一方面，沒有從半導體芯片SC的外圍部分提供電子，所以 不需要在半導體襯底SS的背表面Sb上形成PNP結構，并由此留下了閂鎖的擔憂。

因此，在改型例子3中，將P⁺型第一集電極區(qū)域PC1只提供在單元形成區(qū)域中的半導體襯底SS的背表面Sb側上。然而，由此獲得的晶體管預計關斷損耗性能比第一實施例的要低。當P⁺型第一集電極區(qū)域PC1的濃度較低時，由于柯克效應，負載短路耐受性可能降低，所以在改型例子3中，可將P⁺型第一集電極區(qū)域PC1的濃度制作成比第一實施例中要高。

(改型例子4)

接著將參考圖26和圖27描述根據(jù)第一實施例的改型例子4的具有溝槽柵極IGBT的半導體器件。圖26是示出根據(jù)第一實施例的改型例子4的半導體器件的表面?zhèn)染植科矫鎴D，且其是通過將P⁺型第一集電極區(qū)域與圖1重疊而獲得的平面圖。在圖26中，通過陰影標出P⁺型第一集電極區(qū)域。圖27是示出根據(jù)第一實施例的改型例子4的半導體器件的有源部分的部分放大局部平面圖，且其是通過將P⁺⁺型第二集電極區(qū)域與圖2重疊而獲得的平面圖。在圖27中，通過陰影標出P⁺⁺型第二集電極區(qū)域。

與第一實施例的區(qū)別在于P⁺型第一集電極區(qū)域PC1的面積。具體而言，在第一實施例中，半導體襯底SS在其整個背表面Sb上具有P⁺型第一集電極區(qū)域PC1并且在線狀有源單元區(qū)域LCa中具有P⁺⁺型第二集電極區(qū)域PC2。

然而，在改型例子4中，如圖26所示，P⁺型第一集電極區(qū)域PC1形成在平面圖中與發(fā)射極電極EE和柵極電極GE重疊的區(qū)域中。另一方面，如圖27所示，與第一實施例類似，P⁺⁺型第二集電極區(qū)域PC2提供在線狀有源單元區(qū)域LCa中。這意味著P⁺型第一集電極區(qū)域PC1從單元形成區(qū)域中的半導體襯底SS的背表面Sb暴露，并且N型場停止區(qū)域Ns在除了單元形成區(qū)域以外的區(qū)域中從半導體襯底SS的背表面Sb暴露，如圖24B所示，但是多個P⁺⁺型第二集電極區(qū)域PC2在P⁺型第一集電極區(qū)域PC1中暴露。

如以上圖7所示，從N⁺型發(fā)射極區(qū)域NE提供的電子流過溝道和電子聚集層并且到達半導體襯底SS的背表面Sb側。因此，從半導體襯底SS的表面Sa側提供的電子到達單元形成區(qū)域中的集電極電極CE。另一方面，沒有從半導體芯片SC的外圍部分提供電子，使得不需要在半導體襯底SS的背表面Sb上形成PNP結構，由此留下了閂鎖的擔憂。

在改型例子4中，因此，將P⁺⁺型第二集電極區(qū)域PC2和P⁺型第一集電極區(qū)域PC1僅提供在單元形成區(qū)域中的半導體襯底SS的背表面Sb側上。

(第二實施例)

接著將參考圖28和圖29描述根據(jù)第二實施例的溝槽柵極IGBT。圖28是示出根據(jù)第二實施例的半導體器件的有源區(qū)域的部分放大局部平面圖。圖29是沿著圖28中的線D-D獲得的部分橫截面圖。

此處描述的溝槽柵極IGBT是所謂的EGE型溝槽柵極IGBT，其中三個溝槽柵極電極被布置成在它們中任意兩個之間具有間隔，在中間的溝槽柵極電極電耦合到柵極電極，布置在兩端的兩個溝槽柵極電極電耦合到發(fā)射極電極。本實施例的溝槽柵極IGBT與第一實施例的區(qū)別在于：線狀有源單元區(qū)域LCa、線狀非有源單元區(qū)域LCi和線狀空穴集電極單元區(qū)域LCc的相應結構。在以下描述中，原則上將只描述與第一實施例的溝槽柵極IGBT的不同部分。

如圖28所示，根據(jù)第二實施例的線狀單位單元區(qū)域LC包括線狀混合單元區(qū)域LCh以及在線狀混合單元區(qū)域LCh兩側的一半寬度的線狀非有源單元區(qū)域LCi。線狀混合單元區(qū)域LCh的寬度Wh比線狀非有源單元區(qū)域LCi的寬度Wi窄。

線狀混合單元區(qū)域LCh包括彼此平面對稱的第一線狀混合子單元區(qū)域LCh1和第二線狀混合子單元區(qū)域LCh2。第一線狀混合子單元區(qū)域LCh1是通過將線狀有源單元區(qū)域LCa的右半邊單元與線狀空穴集電極單元區(qū)域LCc的左半邊單元集成而獲得的混合單元，如 以上的圖2所示。另一方面，第二線狀混合子單元區(qū)域LCh2是通過將線狀有源單元區(qū)域LCa的左半邊單元與線狀空穴集電極單元區(qū)域LCc的右半邊單元集成而獲得的混合單元，如以上的圖2所示。

換句話說，線狀混合單元區(qū)域LCh是第一線狀混合子單元區(qū)域LCh1和第二線狀混合子單元區(qū)域LCh2的組合，被形成為具有電耦合到在中心處的柵極電極(上述的圖1所示的柵極電極GE)的第一線狀溝槽柵極電極TG1。因此，在第二實施例中，第一線狀混合子單元區(qū)域LCh1的寬度Wh1等于或基本等于第二線狀混合子單元區(qū)域LCh2的寬度Wh2。

要電耦合到發(fā)射極電極EE的第二線狀溝槽柵極電極TG2和第三線狀溝槽柵極電極TG3被放置在相應兩側上，其間具有線性非有源單元區(qū)域LCi。因此，除了端部溝槽柵極電極TGp以外，還提供耦合柵極引線焊盤(發(fā)射極耦合部分)TGx，其由與第二線狀溝槽柵極電極TG2和第三線狀溝槽柵極電極TG3相同層的多晶硅膜制成，由此實現(xiàn)了相互耦合。將第二線狀溝槽柵極電極TG2和第三線狀溝槽柵極電極TG3電耦合到發(fā)射極電極EE的接觸溝槽CT在平面上被包括在耦合柵極引線焊盤(發(fā)射極耦合部分)TGx中。這種結構實現(xiàn)了耦合可靠性的進一步改善。

接著，將參考圖29來描述沿著圖28的線D-D獲得的橫截面結構。

如圖29所示，N^-型漂移區(qū)域ND占據(jù)半導體襯底SS的主要部分，并且半導體襯底SS在其背表面Sb側上具有鄰接N^-型漂移區(qū)域ND的N型場停止區(qū)域Ns。N型場停止區(qū)域Ns具有例如從約1×10¹⁵/cm³至1×10¹⁷/cm³的雜質(zhì)濃度。

此外，N型場停止區(qū)域Ns在與N^-型漂移區(qū)域ND相對的側上具有鄰接N型場停止區(qū)域Ns的P⁺型第一集電極區(qū)域PC1和P⁺⁺型第二集電極區(qū)域PC2。P⁺⁺型第二集電極區(qū)域PC2提供在一半寬度的第一線狀混合子單元區(qū)域LCh1和一半寬度的第二線狀混合子單元區(qū)域LCh2中，在它們之間是其中具有第一線狀溝槽柵極電極TG1的第一 溝槽T1。P⁺⁺型第二集電極區(qū)域PC2的雜質(zhì)濃度比P⁺型第一集電極區(qū)域PC1的雜質(zhì)濃度要高。P⁺型第一集電極區(qū)域PC1具有例如從約1×10¹⁶/cm³至1×10¹⁷/cm³的雜質(zhì)濃度，而P⁺⁺型第二集電極區(qū)域PC2具有例如從約1×10¹⁷/cm³至1×10¹⁸/cm³的雜質(zhì)濃度。

此外，半導體襯底SS在其背表面Sb上具有集電極電極CE，以電耦合到P⁺型第一集電極區(qū)域PC1和P⁺⁺型第二集電極區(qū)域PC2。

半導體襯底SS在其表面Sa側的幾乎整個表面(單元形成區(qū)域CR中的幾乎整個表面)上具有P型本體區(qū)域PB。

半導體襯底SS在其表面Sa側上在第一線狀混合子單元區(qū)域LCh1和第二線狀混合子單元區(qū)域LCh2之間的邊界處具有第一溝槽T1。經(jīng)由柵極絕緣膜GI在第一溝槽T1內(nèi)部具有第一線狀溝槽柵極電極TG1。

第一線狀溝槽柵極電極TG1電耦合到柵極電極(圖1所示的柵極電極GE)。在形成在半導體襯底SS中的第一溝槽T1中，第一線狀溝槽柵極電極TG1處從溝槽的下端部延伸到上端部。

另一方面，半導體襯底SS在表面Sa側上在線狀混合單元區(qū)域LCh和線狀非有源單元區(qū)域LCi之間的邊界處具有第二溝槽T2和第三溝槽T3。它們經(jīng)由柵極絕緣膜GI在其內(nèi)部分別具有第二線狀溝槽柵極電極TG2和第三線狀溝槽柵極電極TG3。

第二線狀溝槽柵極電極TG2和第三線狀溝槽柵極電極TG3均電耦合到發(fā)射極電極EE。在形成在半導體襯底SS中的第二溝槽T2中，第二線狀溝槽柵極電極TG2從溝槽的下端部延伸到上端部。類似地，在形成在半導體襯底SS中的第三溝槽T3中，第三線狀溝槽柵極電極TG3從溝槽的下端部延伸到上端部。

在第一線狀混合子單元區(qū)域LCh1和第二線狀混合子單元區(qū)域LCh2中，半導體襯底SS在其表面Sa側上并且只在第一線狀溝槽柵極電極TG1側上具有N⁺型發(fā)射極區(qū)域NE，且接觸溝槽CT在其下端部處具有P⁺型本體接觸區(qū)域PBC。該P⁺型本體接觸區(qū)域PBC在其下方具有P⁺型閂鎖防止區(qū)域PLP。P⁺型閂鎖防止區(qū)域PLP在其下方具有 N型空穴阻擋區(qū)域NHB。

在線狀非有源單元區(qū)域LCi中，半導體襯底SS在其表面Sa側上具有例如比在P型本體區(qū)域PB下方的第一溝槽T1、第二溝槽T2、第三溝槽T3更深的P型浮置區(qū)域PF。

半導體襯底SS在其幾乎整個表面Sa上具有例如由氧化硅制成的層間絕緣膜IL。層間絕緣膜IL在其上具有發(fā)射極電極EE，發(fā)射極電極EE例如由具有鋁作為其主要成分的金屬膜制成。其經(jīng)由接觸溝槽CT耦合到N⁺型發(fā)射極區(qū)域NE和P⁺型本體接觸區(qū)域PBC。

發(fā)射極電極EE在其中還具有例如由基于聚酰亞胺的有機絕緣膜形成的最終鈍化膜FPF。

如上在第一實施例中所述(參照圖7)，當向電耦合到柵極電極的第一線狀溝槽柵極電極TG1施加正電壓時，在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1的側表面上的P型本體區(qū)域PB中形成溝道(反型層)，并且該溝道在深度方向(半導體襯底SS的背表面Sb方向)上延伸。此外，在第一溝槽T1的側表面上的N型空穴阻擋區(qū)域HNB中形成聚集層，并且聚集層在深度方向(半導體襯底SS的背表面Sb方向)上延伸。從N⁺型發(fā)射極區(qū)域NE提供的電子流過溝道和電子聚集層并且到達半導體襯底SS的背表面Sb側。從半導體襯底SS的表面Sa側提供的電子可能到達在第一溝槽T1和N型空穴阻擋區(qū)域NHB之間的界面正下方和周圍的集電極電極CE。

因此，在第二實施例中，P⁺⁺型第二集電極區(qū)域PC2提供在半導體襯底SS的背表面Sb側區(qū)域中，所述區(qū)域包括在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1和N型空穴阻擋區(qū)域NHB之間的界面正下方的區(qū)域。換句話說，P⁺⁺型第二集電極區(qū)域PC2被提供為在平面圖中包括在其中具有第一線狀溝槽柵極電極TG1的第一溝槽T1和N⁺型發(fā)射極區(qū)域NE之間的界面。這使得本實施例能夠產(chǎn)生幾乎與第一實施例相同的優(yōu)勢，并且使得可以實現(xiàn)設置有如下溝槽柵極IGBT的半導體器件，該溝槽柵極IGBT具有低接通電壓和高負載短路耐受性，而沒有使其關斷損耗性能惡化。

基于一些實施例已經(jīng)具體描述了本發(fā)明人完成的本發(fā)明。無需說，本發(fā)明不限于這些實施例，而是可以在不脫離本發(fā)明精神的范圍內(nèi)進行各種改變。