本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Vertical Diffuse Metal Oxide Semiconductor Field Effect Transistor，VDMOSFET)。

背景技術(shù)：

在功率半導(dǎo)體領(lǐng)域內(nèi)，如圖1所示，以垂直雙擴(kuò)散工藝形成的縱向金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)稱為VDMOSFET，簡稱VDMOS。由于該類器件通常需要在柵極G和硅襯底間形成相對較大電壓，因此其柵氧化層厚度d相對邏輯的應(yīng)用的MOSFET器件具有更厚的氧化層厚度。

當(dāng)VDMOS器件在空間應(yīng)用時，會持續(xù)受到電離輻照(例如X射線和γ射線等)，從而產(chǎn)生總劑量效應(yīng)(Total Ionizing Dose，TID)。電離輻照會在SiO₂柵氧化層中產(chǎn)生激發(fā)的電子空穴對，其中，電子很快移出SiO₂，而大量空穴會在Si襯底與SiO₂柵氧化層界面附近被空穴陷阱俘獲而形成空間正電荷，或形成界面態(tài)電荷。而電離輻照產(chǎn)生的電荷會使VDMOS性能產(chǎn)生退化，其中最主要的就是柵氧化層退化引起的閾值電壓漂移。而柵氧化層退化引入電荷的數(shù)量與柵氧化層厚度有直接關(guān)系，即氧化層厚度越厚，激發(fā)產(chǎn)生的電子空穴對越多，產(chǎn)生的空間正電荷和界面態(tài)電荷也越多，閾值電壓漂移的影響也越大。因此，傳統(tǒng)VDMOS在總劑量輻照下的閾值加固存在結(jié)構(gòu)缺陷。

也就是說，現(xiàn)有技術(shù)中的VDMOS需要較厚的柵氧化層厚度來滿足電壓要求，但較厚的柵氧化層會加速器件受到輻照時閾值電壓的漂移，存在易出現(xiàn)閾值電壓漂移失效的技術(shù)問題。

技術(shù)實現(xiàn)要素：

本發(fā)明通過提供一種垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管，解決了現(xiàn)有技術(shù)中的VDMOS需要較厚的柵氧化層厚度來滿足電壓要求，但較厚的柵氧化層會加速器件受到輻照時閾值電壓的漂移，導(dǎo)致的易出現(xiàn)閾值電壓漂移失效的技術(shù)問題。

一方面，為解決上述技術(shù)問題，本發(fā)明提供了如下技術(shù)方案：

一種垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管，所述晶體管包括：

襯底、P阱區(qū)、N阱區(qū)、柵氧化層和柵極；

其中，所述柵極包括：第一柵極和第二柵極，所述第二柵極位于所述第一柵極和所述襯底之間；所述第一柵極與所述第二柵極之間的柵氧化層厚度為第一厚度；所述第二柵極與所述襯底之間的柵氧化層厚度為第二厚度；

其中，所述第二柵極通過開關(guān)與刷新結(jié)構(gòu)連接，以能將所述第二柵極刷新至初始電位。

可選的，所述第二厚度小于所述第一厚度。

可選的，所述第一厚度和所述第二厚度的和值為預(yù)設(shè)厚度，所述預(yù)設(shè)厚度為滿足所述晶體管的柵氧擊穿電壓和閾值電壓的柵氧化層厚度。

可選的，所述第二柵極與所述襯底之間的柵氧化層的氧化工藝為干氧氧化工藝，以減少所述第二柵極和所述襯底之間的柵氧化層的陷阱數(shù)量。

可選的，所述開關(guān)具體為：金屬氧化物半導(dǎo)體場效應(yīng)晶體管、雙極結(jié)型晶體管或開關(guān)芯片。

可選的，所述刷新結(jié)構(gòu)具體為：所述晶體管的源極或所述第一柵極。

本申請實施例中提供的一個或多個技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點(diǎn)：

1、本申請實施例提供的晶體管，采用雙柵極設(shè)計，將柵極與襯底間的SiO₂柵氧化層分成了兩部分，一方面，可保證柵氧化層的擊穿電壓，另一方面，第二柵極可對第一柵極和第二柵極間產(chǎn)生的空穴電流起到屏蔽作用，而使其不流向襯底和柵氧化層的界面，從而減小有效激發(fā)的空穴數(shù)量，降低襯底和柵氧化層界面的退化效應(yīng)，減緩閾值電壓漂移。另外，采用開關(guān)將第二柵極上積累的部分空穴電荷移除，使第二柵極能刷新至初始電位，進(jìn)一步減緩閾值電壓漂移，提高可靠性。

2、本申請實施例提供的晶體管，設(shè)置所述第二厚度小于所述第一厚度，以進(jìn)一步減小第二柵極與襯底之間的柵氧化層中激發(fā)的空穴數(shù)量，并設(shè)置第二柵極與襯底之間的柵氧化層采用質(zhì)量較高的氧化工藝，以減少陷阱缺陷，進(jìn)一步減緩閾值電壓漂移。

附圖說明

為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為背景技術(shù)中VDMOS的結(jié)構(gòu)圖；

圖2為本申請實施例中VDMOS的結(jié)構(gòu)圖。

具體實施方式

本申請實施例通過提供一種垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管，解決了現(xiàn)有技術(shù)中的VDMOS需要較厚的柵氧化層厚度來滿足電壓要求，但較厚的柵氧化層會加速器件受到輻照時閾值電壓的漂移，導(dǎo)致的易出現(xiàn)閾值電壓漂移失效的技術(shù)問題。實現(xiàn)了減緩閾值電壓漂移，提高可靠性的技術(shù)效果。

為解決上述技術(shù)問題，本申請實施例提供技術(shù)方案的總體思路如下：

本申請?zhí)峁┮环N垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管，所述晶體管包括：

襯底、P阱區(qū)、N阱區(qū)、柵氧化層和柵極；

其中，所述柵極包括：第一柵極和第二柵極，所述第二柵極位于所述第一柵極和所述襯底之間；所述第一柵極與所述第二柵極之間的柵氧化層厚度為第一厚度；所述第二柵極與所述襯底之間的柵氧化層厚度為第二厚度；

其中，所述第二柵極通過開關(guān)與刷新結(jié)構(gòu)連接，以能將所述第二柵極刷新至初始電位。

本申請實施例提供的晶體管，采用雙柵極設(shè)計，將柵極與襯底間的SiO₂柵氧化層分成了兩部分，一方面，可保證柵氧化層的擊穿電壓，另一方面，第二柵極可對第一柵極和第二柵極間產(chǎn)生的空穴電流起到屏蔽作用，而使其不流向襯底和柵氧化層的界面，從而減小有效激發(fā)的空穴數(shù)量，降低襯底和柵氧化層界面的退化效應(yīng)，減緩閾值電壓漂移。另外，采用開關(guān)將第二柵極上積累的部分空穴電荷移除，使第二柵極能刷新至初始電位，進(jìn)一步減緩閾值電壓漂移，提高可靠性。

為了更好的理解上述技術(shù)方案，下面將結(jié)合具體的實施方式對上述技術(shù)方案進(jìn)行詳細(xì)說明，應(yīng)當(dāng)理解本發(fā)明實施例以及實施例中的具體特征是對本申請技術(shù)方案的詳細(xì)的說明，而不是對本申請技術(shù)方案的限定，在不沖突的情況下，本申請實施例以及實施例中的技術(shù)特征可以相互組合。

在本實施例中，提供了一種垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管，所述晶體管包括：

襯底1、P阱區(qū)2、N阱區(qū)3、柵氧化層4和柵極；

其中，所述柵極包括：第一柵極5和第二柵極6，所述第二柵極6位于所述第一柵極5和所述襯底1之間；所述第一柵極5與所述第二柵極6之間的柵氧化層厚度為第一厚度d1；所述第二柵極6與所述襯底1之間的柵氧化層厚度為第二厚度d2；

其中，所述第二柵極6通過開關(guān)7與刷新結(jié)構(gòu)連接，以能將所述第二柵極6刷新至初始電位。

在本申請實施例中，由于所述第二柵極6在第一柵極5和襯底1表面間形成串聯(lián)電容作用，根據(jù)串聯(lián)電容的原理，只要第一厚度d1和第二厚度d2的和不低于傳統(tǒng)單柵極器件，即可保證柵氧化層的擊穿電壓。故可以設(shè)置所述第一厚度d1和所述第二厚度d2的和值為預(yù)設(shè)厚度，所述預(yù)設(shè)厚度為滿足所述晶體管的柵氧擊穿電壓和閾值電壓的柵氧化層厚度。

具體來講，所述預(yù)設(shè)厚度可以是傳統(tǒng)的只有一個柵極的VDMOS器件的柵氧化層厚度，例如，假設(shè)本實施例提供的雙柵VDMOS與現(xiàn)有VDMOS的柵氧擊穿電壓和閾值電壓要求相同，則可以設(shè)置所述雙柵VDMOS的第一厚度d1和第二厚度d2的和值等于或接近于所述現(xiàn)有VDMOS的柵氧化層厚度，即圖2中d1+d2等于或接近圖1中d，以保證滿足柵氧擊穿電壓和閾值電壓的要求。

進(jìn)一步，所述第二厚度小于所述第一厚度。

在具體實施過程中，在工藝技術(shù)允許前提下，第二厚度d2的厚度應(yīng)盡量小，以減少Si襯底1和SiO₂柵氧化層4界面處的電荷積累，以進(jìn)一步減緩閾值電壓飄移。

進(jìn)一步，所述第二柵極6與所述襯底1之間的柵氧化層的氧化工藝為干氧氧化工藝，以減少所述第二柵極6和所述襯底1之間的柵氧化層的陷阱數(shù)量。

當(dāng)然，在具體實施過程中，所述第二柵極6與所述襯底1之間的柵氧化層的氧化工藝也可以為濕氧氧化工藝，在此不作限制。

具體來講，設(shè)置所述第二厚度小于所述第一厚度或所述第二厚度盡量小，能進(jìn)一步減小第二柵極6與襯底1之間的柵氧化層中激發(fā)的空穴數(shù)量，并設(shè)置第二柵極6與襯底1之間的柵氧化層采用質(zhì)量較高的干氧等氧化工藝，以減少陷阱缺陷，進(jìn)一步減緩閾值電壓漂移。

進(jìn)一步，考慮到，本申請設(shè)置雙柵結(jié)構(gòu)雖然可以減緩閾值電壓漂移，但第二柵極6仍會造成部分空穴電荷的積累，長時間的積累會使其帶正電，而影響串聯(lián)電容的分壓作用。因此，本申請將第二柵極6通過開關(guān)7連接到刷新結(jié)構(gòu)，以在需要時將第二柵極6刷新至初始電位。

在本申請實施例中，所述開關(guān)7可以如圖2所示為：金屬氧化物半導(dǎo)體場效應(yīng)晶體管，即集成的表面MOSFET；所述開關(guān)7還可以為雙極結(jié)型晶體管；當(dāng)然，所述開關(guān)7還可以是未集成在VDMOS上的開關(guān)芯片或開關(guān)器件，在本實施例中不做限制。

在本申請實施例中，所述刷新結(jié)構(gòu)可以是所述VDMOS的源極，即圖2中的N阱區(qū)3，所述刷新結(jié)構(gòu)還可以如圖2所示是所述VDMOS的第一柵極6，當(dāng)然，所述刷新結(jié)構(gòu)還可以是所述VDMOS外的專用于移除電荷的導(dǎo)電結(jié)構(gòu)，在此不作限制。

具體來講，刷新所述第二柵極6的時間，可以根據(jù)經(jīng)驗和所述VDMOS的工作環(huán)境來預(yù)先設(shè)置，比如，隔3個月刷新一次、隔半年刷新一次；當(dāng)然，還可以設(shè)置控制單元與開關(guān)7連接，以可以實時發(fā)送信號至控制單元，來控制開關(guān)7的開關(guān)，從而控制第二柵極6的刷新，在本申請中不作限制。

具體來講，通過在傳統(tǒng)柵極與Si/SiO2界面間增加浮空柵極，即第二柵極6，將柵極到界面的SiO2柵氧化層分成了兩部分，可對第一柵極5至第二柵極6間產(chǎn)生的空穴電流起到屏蔽作用，而使其不流向Si襯底1和SiO2柵氧化層界面，從而減小有效激發(fā)的空穴數(shù)量，降低Si/SiO2界面的退化效應(yīng)，解決柵氧擊穿電壓和總劑量輻射加固對柵氧化層厚度的矛盾。進(jìn)一步，在第二柵極6上增加一個開關(guān)7，使其能刷新至初始電位，實現(xiàn)了TID加固的效果。

上述本申請實施例中的技術(shù)方案，至少具有如下的技術(shù)效果或優(yōu)點(diǎn)：

1、本申請實施例提供的晶體管，采用雙柵極設(shè)計，將柵極與襯底間的SiO₂柵氧化層分成了兩部分，一方面，可保證柵氧化層的擊穿電壓，另一方面，第二柵極可對第一柵極和第二柵極間產(chǎn)生的空穴電流起到屏蔽作用，而使其不流向襯底和柵氧化層的界面，從而減小有效激發(fā)的空穴數(shù)量，降低襯底和柵氧化層界面的退化效應(yīng)，減緩閾值電壓漂移。另外，采用開關(guān)將第二柵極上積累的部分空穴電荷移除，使第二柵極能刷新至初始電位，進(jìn)一步減緩閾值電壓漂移，提高可靠性。

2、本申請實施例提供的晶體管，設(shè)置所述第二厚度小于所述第一厚度，以進(jìn)一步減小第二柵極與襯底之間的柵氧化層中激發(fā)的空穴數(shù)量，并設(shè)置第二柵極與襯底之間的柵氧化層采用質(zhì)量較高的氧化工藝，以減少陷阱缺陷，進(jìn)一步減緩閾值電壓漂移。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。