本發(fā)明涉及一種封裝結(jié)構(gòu)及其制作方法，尤其涉及一種半導(dǎo)體封裝結(jié)構(gòu)及其制作方法。

背景技術(shù)：

在半導(dǎo)體產(chǎn)業(yè)中，集成電路(IC)的生產(chǎn)主要可分為三個階段：集成電路的設(shè)計、集成電路的制作以及集成電路的封裝。在晶圓的集成電路制作完成之后，晶圓的主動面配置有多個芯片接墊(die pad)。最后，由晶圓切割所得的裸芯片可通過芯片接墊電性連接于承載器(carrier)。通常而言，承載器可為導(dǎo)線架(lead frame)或封裝基板(package substrate)，而芯片可通過打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式連接至承載器上，以使芯片的芯片接墊與承載器的接點電性連接，進而構(gòu)成芯片封裝體。

芯片封裝體的整體厚度例如是封裝膠體的厚度、承載器的厚度以及外部端子的高度的總和。為滿足芯片封裝體微型化(miniaturization)的發(fā)展需求，常見的作法是降低承載器的厚度。然而，承載器的厚度的縮減有限，且會對其結(jié)構(gòu)強度造成影響。因此，發(fā)展出無核心層(coreless)的封裝結(jié)構(gòu)。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種半導(dǎo)體封裝結(jié)構(gòu)，其不具有核心層，故整體厚度較薄。

本發(fā)明提供一種半導(dǎo)體封裝結(jié)構(gòu)的制作方法，其能制作得到整體厚度較薄的半導(dǎo)體封裝結(jié)構(gòu)。

本發(fā)明提出一種半導(dǎo)體封裝結(jié)構(gòu)的制作方法，其包括以下步驟。提供封裝基板。封裝基板包括介電層、連接介電層的第一金屬層以及連接第一金屬層的第二金屬層，其中第一金屬層位于介電層與第二金屬層之間。圖案化第二金屬層，以形成線路層。形成第一封裝膠體于線路層上，并使第一封裝膠體暴露出部分線路層。移除介電層與第一金屬層。配置芯片于第一封裝膠體 上，并使芯片電性連接于被第一封裝膠體所暴露出的線路層。形成第二封裝膠體于第一封裝膠體上，并使第二封裝膠體包覆芯片。

本發(fā)明提出一種半導(dǎo)體封裝結(jié)構(gòu)，其包括第一封裝膠體、線路層、芯片、第二封裝膠體以及多個外部端子。線路層內(nèi)埋于第一封裝膠體，且具有暴露于第一封裝膠體的第一端面與相對于第一端面的第二端面。芯片配置于第一封裝膠體上，并且電性連接于線路層的第一端面。第二封裝膠體配置于第一封裝膠體上，且包覆芯片。這些外部端子配置于線路層的該第二端面上

基于上述，本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制作方法制作所得的半導(dǎo)體封裝結(jié)構(gòu)不具有核心層，因此半導(dǎo)體封裝結(jié)構(gòu)能具有較薄的厚度，以符合微型化的發(fā)展需求。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細(xì)說明如下。

附圖說明

圖1A至圖1H是本發(fā)明一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作流程的剖面示意圖；

圖2A至圖2H是本發(fā)明另一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作流程的剖面示意圖。

附圖標(biāo)記：

10、10a：線路結(jié)構(gòu)

100、100A：半導(dǎo)體封裝結(jié)構(gòu)

101：凹陷

110：封裝基板

111：介電層

112：第一金屬層

113：第二金屬層

114：線路層

114a：第一端面

114b：第二端面

120、120a：第一封裝膠體

121、122、131：表面

123：開孔

130：導(dǎo)電層

140：芯片

141：主動表面

142：背表面

150：焊線

160：第二封裝膠體

170：外部端子

具體實施方式

圖1A至圖1H是本發(fā)明一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作流程的剖面示意圖。首先，請參考圖1A，提供封裝基板110。封裝基板110包括介電層111、連接介電層111的第一金屬層112以及連接第一金屬層112的第二金屬層113，其中第一金屬層112位于介電層111與第二金屬層113之間。在本實施例中，第一金屬層112與第二金屬層113的數(shù)量分別是兩個。前述兩個第一金屬層112分別位于介電層111的相對兩側(cè)，且各個第二金屬層113連接對應(yīng)的第一金屬層112。介電層111的材質(zhì)可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅或氧碳化硅，或者是聚乙烯對苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亞胺(Polyimide,PI)、聚醚(polyethersulfone,PES)、碳酸脂(polycarbonate,PC)或其他的可撓性材料。第一金屬層112與第二金屬層113的材質(zhì)可以是銅、鋁、金、銀、鎳或前述金屬的合金。如圖1A所示，第一金屬層112的厚度例如是小于第二金屬層113的厚度。

接著，請參考圖1B，例如以曝光顯影的方式圖案化第二金屬層113，以形成線路層114。在本實施例中，線路層114仍覆蓋第一金屬層112相對遠(yuǎn)離介電層111的表面。在其他實施例中，線路層可暴露出部分第一金屬層相對遠(yuǎn)離介電層的表面，本發(fā)明對此不加以限制。接著，請參考圖1C，形成第一封裝膠體120于線路層114上，并使第一封裝膠體120暴露出部分線路層114相對遠(yuǎn)離第一金屬層112的表面。在本實施例中，線路層114與第一封裝膠體120可構(gòu)成線路結(jié)構(gòu)10，其中線路結(jié)構(gòu)10的數(shù)量為兩個，且分別位 于介電層111的相對兩側(cè)。

接著，請參考圖1D，移除介電層111與第一金屬層112(或稱使各個線路結(jié)構(gòu)10與對應(yīng)的第一金屬層112分離)。此時，線路層114中原先與第二金屬層113相連接的表面會暴露于外。后續(xù)將以其中一個線路結(jié)構(gòu)10的封裝制程作說明。請同時參考圖1D與圖1E，例如以曝光顯影的方式移除原先位于第一封裝膠體120與第一金屬層112之間的部分線路層114，以使第一封裝膠體120與線路層114定義出多個凹陷101。此時，第一封裝膠體120的相對表面121與表面122皆暴露于外。另一方面，內(nèi)埋于第一封裝膠體120的線路層114具有第一端面114a與相對于第一端面114a的第二端面114b。詳細(xì)而言，第一端面114a與第二端面114b皆暴露于第一封裝膠體120，其中第一端面114a與第一封裝膠體120的表面121之間具有斷差，以定義出凹陷101。第二端面114b例如是與第一封裝膠體120的表面122齊平。

接著，請參考圖1F，例如以電鍍的方式形成導(dǎo)電層130于線路層114的第一端面114a上。導(dǎo)電層130位于凹陷101內(nèi)，且其材質(zhì)可以是銀或其他適當(dāng)?shù)膶?dǎo)電金屬。在本實施例中，導(dǎo)電層130具有暴露于第一封裝膠體120的表面131，且第一封裝膠體120的表面121例如是與表面131齊平。相較于已知的預(yù)成型導(dǎo)線架(pre-mold lead frame)的制程而言，通過上述步驟制作所得的導(dǎo)電層130的表面131上不會有膠體殘留，有助于提高制程良率。接著，請參考圖1G，配置芯片140于第一封裝膠體120的表面121上，并使芯片140與暴露于第一封裝膠體120的表面121的線路層114電性連接。在本實施例中，芯片140例如是以其背表面142配置于第一封裝膠體120的表面121上，而使主動表面141背向于第一封裝膠體120的表面121。接著，例如以打線接合的方式使焊線150接合于芯片140的主動表面141與導(dǎo)電層130，以令芯片140與線路層114電性連接。

之后，請參考圖1H，形成第二封裝膠體160于第一封裝膠體120的表面121上，并使第二封裝膠體160包覆芯片140、焊線150以及部分導(dǎo)電層130。至此，半導(dǎo)體封裝結(jié)構(gòu)100的制作已大致完成。由于半導(dǎo)體封裝結(jié)構(gòu)100不具有核心層，因此半導(dǎo)體封裝結(jié)構(gòu)100能具有較薄的厚度，以符合微型化的發(fā)展需求。

以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿 用前述實施例的組件標(biāo)號與部分內(nèi)容，其中采用相同的標(biāo)號來表示相同或近似的組件，并且省略了相同技術(shù)內(nèi)容的說明。關(guān)于省略部分的說明可參考前述實施例，下述實施例不再重復(fù)贅述。

圖2A至圖2H是本發(fā)明另一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作流程的剖面示意圖。需說明的是，本實施例的半導(dǎo)體封裝結(jié)構(gòu)100A(繪示于圖2H)的部分制作步驟大致與圖1A及圖1B所示的制作步驟相同或相似，于此不再重復(fù)贅述。首先，請參考圖2A，在如圖1B所示的圖案化第二金屬層113，以形成線路層114之后，形成第一封裝膠體120a于線路層114上。在本實施例中，第一封裝膠體120a覆蓋線路層114相對遠(yuǎn)離第一金屬層112的表面，其中第一封裝膠體120a與線路層114可構(gòu)成線路結(jié)構(gòu)10a。如圖2A所示，線路結(jié)構(gòu)10a的數(shù)量為兩個，且分別位于介電層111的相對兩側(cè)。各個線路結(jié)構(gòu)10a可通過線路層114與對應(yīng)的第二金屬層113相連接，且各個線路層114將第一封裝膠體120a與第二金屬層113分隔開來。

接著，請參考圖2B，例如以鐳射鉆孔或機械鉆孔等方式移除部分第一封裝膠體120a，以形成多個開孔123。這些開孔123暴露出部分線路層114相對遠(yuǎn)離第一金屬層112的表面，而另一部分線路層114相對遠(yuǎn)離第一金屬層112的表面仍被第一封裝膠體120a所覆蓋。接著，請同時參考圖2B與圖2C，移除介電層111與第一金屬層112(或稱使各個線路結(jié)構(gòu)10a與對應(yīng)的第一金屬層112分離)。此時，線路層114中原先與第一金屬層112相連接的表面會暴露于外。后續(xù)以其中一個線路結(jié)構(gòu)10a的封裝制程作說明。請同時參考圖2C與圖2D，例如以曝光顯影的方式移除原先位于第一封裝膠體120a與第一金屬層112之間的部分線路層114，以使第一封裝膠體120a與線路層114定義出多個凹陷101。此時，第一封裝膠體120a的相對表面121與表面122皆暴露于外。另一方面，內(nèi)埋于第一封裝膠體120a的線路層114具有第一端面114a與相對于第一端面114a的第二端面114b。詳細(xì)而言，第一端面114a與第二端面114b皆暴露于第一封裝膠體120a，其中第一端面114a與第一封裝膠體120a的表面121之間具有斷差，以定義出凹陷101。另一方面，第二端面114b與第一封裝膠體120a的表面122之間亦具有斷差，即開孔123的深度。

接著，請參考圖2E，例如以曝光顯影的方式移除其中一個凹陷101內(nèi)的 線路層114，以形成芯片容置區(qū)102。接著，請參考圖2F，例如以電鍍的方式形成導(dǎo)電層130于線路層114的第一端面114a上。導(dǎo)電層130位于凹陷101內(nèi)，且其材質(zhì)可以是銀或其他適當(dāng)?shù)膶?dǎo)電金屬。在本實施例中，導(dǎo)電層130具有暴露于第一封裝膠體120的表面131，且第一封裝膠體120的表面121例如是與表面131齊平。相較于已知的預(yù)成型導(dǎo)線架(pre-mold lead frame)的制程而言，通過上述步驟制作所得的導(dǎo)電層130的表面131上不會有膠體殘留，有助于提高制程良率。接著，請參考圖2G，配置芯片140于第一封裝膠體120上，其中芯片140位于芯片容置區(qū)102內(nèi)，并與暴露于第一封裝膠體120a的表面121的線路層114電性連接。在本實施例中，芯片140例如是以其背表面142配置于第一封裝膠體120a，而使主動表面141暴露于芯片容置區(qū)102。

接著，例如以打線接合的方式使焊線150接合于芯片140的主動表面141與導(dǎo)電層130，以令芯片140與線路層114電性連接。之后，請參考圖2H，形成第二封裝膠體160于第一封裝膠體120的表面121上，并使第二封裝膠體160填滿芯片容置區(qū)102中，增加第二封裝膠體160與第一封裝膠體120的接觸面積，并產(chǎn)生相互嵌合的作用，藉以增進第一封裝膠體120與第二封裝膠體160的結(jié)構(gòu)強度。亦即，通過增加第二封裝膠體160與第一封裝膠體120的接觸面積，以使進第一封裝膠體120與第二封裝膠體160牢固地結(jié)合在一起。此時，芯片140、焊線150以及部分導(dǎo)電層130被第二封裝膠體160所包覆。至此，半導(dǎo)體封裝結(jié)構(gòu)100A的制作已大致完成。由于半導(dǎo)體封裝結(jié)構(gòu)100A不具有核心層，且芯片140埋設(shè)于第一封裝膠體120的芯片容置區(qū)102內(nèi)，與第一封裝膠體120之表面121齊平。在其他實施例中，芯片可略低于該第一封裝膠體之表面。換言之，本實施例的半導(dǎo)體封裝結(jié)構(gòu)100A于封裝后能具有較薄的厚度，更能符合微型化的發(fā)展需求。另一方面，在制作得到半導(dǎo)體封裝結(jié)構(gòu)100A之后，可進一步進行植球步驟，以形成多個外部端子170于線路層114的第二端面114a上，且位于第一封裝膠體120a的開孔123內(nèi)。在本實施例中，外部端子170是采用球狀柵格數(shù)組(BGA)的形式，本發(fā)明不限于此。在其他實施例中，外部端子可采用平面柵格數(shù)組(LGA)或針狀柵格數(shù)組(PGA)等形式。

綜上所述，本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制作方法系利用填充第一封裝膠 體于線路層中的方式，以獲得結(jié)構(gòu)強度佳的薄型化線路結(jié)構(gòu)(或稱線路載體)。據(jù)此，在使芯片電性連接于前述薄型化線路結(jié)構(gòu)(或稱線路載體)，且形成封裝膠體于前述薄型化線路結(jié)構(gòu)(或稱線路載體)上以包覆芯片之后，其制作所得的半導(dǎo)體封裝結(jié)構(gòu)的體積能大幅地縮減，從而符合微型化的發(fā)展需求。在另一實施例中，前述薄型化線路結(jié)構(gòu)(或稱線路載體)可具有多個凹陷，通過移除其中一個凹陷內(nèi)的線路層，以形成芯片容置區(qū)，進而將芯片埋設(shè)于芯片容置區(qū)內(nèi)。如此制作所得的半導(dǎo)體封裝結(jié)構(gòu)的整體厚度更為薄化，亦能符合微型化的發(fā)展需求。

雖然本發(fā)明已以實施例揭示如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的改動與潤飾，故本發(fā)明的保護范圍當(dāng)視所附權(quán)利要求界定范圍為準(zhǔn)。