本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種改善器件性能的方法。

背景技術(shù)：

隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展，半導(dǎo)體工藝節(jié)點遵循摩爾定律的發(fā)展趨勢不斷減小。為了適應(yīng)工藝節(jié)點的減小，不得不不斷縮短mosfet場效應(yīng)管的溝道長度。溝道長度的縮短具有增加芯片的管芯密度，增加mosfet場效應(yīng)管的開關(guān)速度等好處。

然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(pinchoff)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現(xiàn)象，即所謂的短溝道效應(yīng)(sce：short-channeleffects)更容易發(fā)生。

因此，為了更好的適應(yīng)器件尺寸按比例縮小的要求，半導(dǎo)體工藝逐漸開始從平面mosfet晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應(yīng)管(finfet)。finfet中，柵至少可以從兩側(cè)對超薄體(鰭部)進(jìn)行控制，具有比平面mosfet器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應(yīng)；且finfet相對于其他器件，具有更好的現(xiàn)有的集成電路制作技術(shù)的兼容性。

然而，現(xiàn)有技術(shù)形成的器件的電學(xué)性能有待提高。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種改善器件性能的方法，避免刻蝕去除第一偽柵和第二偽柵之后，基底表面仍具有第一偽柵殘留或第二偽柵殘留，提高形成的器件的性能。

為解決上述問題，本發(fā)明提供一種改善器件性能的方法，包括：提供包括nmos區(qū)域和pmos區(qū)域的基底，所述nmos區(qū)域基底表面形成有第一偽柵，所述pmos區(qū)域基底表面形成有第二偽柵；以所述第一偽柵為掩膜， 對所述第一偽柵兩側(cè)的nmos區(qū)域基底進(jìn)行第一n型摻雜處理，形成n型源漏區(qū)；以所述第二偽柵為掩膜，對所述第二偽柵兩側(cè)的pmos區(qū)域基底進(jìn)行第一p型摻雜處理，形成p型源漏區(qū)；在所述基底表面、n型源漏區(qū)表面以及p型源漏區(qū)表面形成層間介質(zhì)層，所述層間介質(zhì)層覆蓋第一偽柵側(cè)壁以及第二偽柵側(cè)壁；對所述第一偽柵進(jìn)行第二p型摻雜處理；對所述第二偽柵進(jìn)行第二n型摻雜處理；在進(jìn)行所述第二p型摻雜處理和第二n型摻雜處理之后，在同一道工藝步驟中刻蝕去除所述第一偽柵和第二偽柵。

可選的，刻蝕去除所述第一偽柵的刻蝕速率與刻蝕去除所述第二偽柵的刻蝕速率相同。

可選的，先采用干法刻蝕工藝刻蝕去除部分厚度的第一偽柵和第二偽柵，接著，采用濕法刻蝕工藝刻蝕去除剩余的第一偽柵和第二偽柵；或者，采用濕法刻蝕工藝刻蝕去除所述第一偽柵和第二偽柵。

可選的，在進(jìn)行所述第二p型摻雜處理和第二n型摻雜處理之后，對所述第一偽柵和第二偽柵進(jìn)行退火處理。

可選的，在對所述第一偽柵兩側(cè)的nmos區(qū)域基底進(jìn)行第一n型摻雜處理的同時，還對第一偽柵進(jìn)行第一n型摻雜處理。

可選的，所述第二n型摻雜處理的摻雜離子濃度與第一n型摻雜處理的摻雜離子濃度相同；所述第二n型摻雜處理的摻雜離子與第一n型摻雜處理的摻雜離子相同。

可選的，在對所述第二偽柵兩側(cè)的pmos區(qū)域基底進(jìn)行第一p型摻雜處理的同時，還對第二偽柵進(jìn)行第一p型摻雜處理。

可選的，所述第二p型摻雜處理的摻雜離子濃度與第一p型摻雜處理的摻雜離子濃度相同；所述第二p型摻雜處理的摻雜離子與第一p型摻雜處理的摻雜離子相同。

可選的，所述第一n型摻雜處理的摻雜離子為p、as或sb，所述第一n型摻雜處理的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²；所述第二n型摻雜處理的摻雜離子為p、as或sb，所述第二n型摻雜處理的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²。

可選的，所述第一p型摻雜處理的摻雜離子為b、bf2、ga或in，所述第一p型摻雜處理的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²；所述第二p型摻雜處理的摻雜離子為b、bf2、ga或in，所述第二p型摻雜處理的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²。

可選的，在進(jìn)行所述第一n型摻雜處理和第一p型摻雜處理之前，所述第一偽柵和第二偽柵的材料相同。

可選的，在進(jìn)行所述第一n型摻雜處理和第一p型摻雜處理之前，所述第一偽柵的材料為多晶硅、非晶硅或無定形碳；在進(jìn)行所述第一n型摻雜處理和第一p型摻雜處理之前，所述第二偽柵的材料為多晶硅、非晶硅或無定形碳。

可選的，進(jìn)行所述第二p型摻雜處理的工藝步驟包括：在所述第二偽柵頂部表面形成第一圖形層；以所述第一圖形層為掩膜，對所述第一偽柵進(jìn)行第二p型摻雜處理；去除所述第一圖形層。

可選的，進(jìn)行所述第二n型摻雜處理的工藝步驟包括：在所述第一偽柵頂部表面形成第二圖形層；以所述第二圖形層為掩膜，對所述第二偽柵進(jìn)行第二n型摻雜處理；去除所述第二圖形層。

可選的，在刻蝕去除所述第一偽柵和第二偽柵之后，還包括步驟：在nmos區(qū)域基底表面形成第一柵極；在pmos區(qū)域基底表面形成第二柵極。

可選的，所述n型源漏區(qū)內(nèi)還形成有第一應(yīng)力層；所述p型源漏區(qū)內(nèi)還形成有第二應(yīng)力層。

可選的，所述層間介質(zhì)層包括刻蝕停止層以及位于刻蝕停止層表面的介質(zhì)層；在進(jìn)行所述第二n型摻雜處理和第二p型摻雜處理之前，研磨介質(zhì)層直至暴露出位于第一偽柵頂部和第二偽柵頂部的刻蝕停止層；在進(jìn)行所述第二n型摻雜處理和第二p型摻雜處理之后，研磨去除高于第一偽柵頂部和第二偽柵頂部的刻蝕停止層。

可選的，所述層間介質(zhì)層包括刻蝕停止層以及位于刻蝕停止層表面的介質(zhì)層；在進(jìn)行所述第二n型摻雜處理和第二p型摻雜處理之前，研磨去除高于第一偽柵頂部和第二偽柵頂部的介質(zhì)層，還研磨去除高于第一偽柵頂部和 第二偽柵頂部的刻蝕停止層。

可選的，所述層間介質(zhì)層為單層結(jié)構(gòu)，在進(jìn)行所述第二n型摻雜處理和第二p型摻雜處理之前，去除高于第一偽柵頂部和第二偽柵頂部的層間介質(zhì)層。

可選的，所述基底包括襯底以及位于襯底表面的鰭部，其中，所述第一偽柵橫跨第一區(qū)域的鰭部，且覆蓋第一區(qū)域鰭部的部分頂部和側(cè)壁，所述n型源漏區(qū)位于nmos區(qū)域的鰭部內(nèi)；所述第二偽柵橫跨第二區(qū)域的鰭部，且覆蓋第二區(qū)域鰭部的部分頂部和側(cè)壁，所述p型源漏區(qū)位于pmos區(qū)域的鰭部內(nèi)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

本發(fā)明提供的改善器件性能的方法的技術(shù)方案中，以第一偽柵為掩膜對第一偽柵兩側(cè)的nmos區(qū)域基底進(jìn)行第一n型摻雜處理，形成n型源漏區(qū)，在這一過程中，所述第一偽柵內(nèi)也摻入了n型離子；以第二偽柵為掩膜對第二偽柵兩側(cè)的pmos區(qū)域基底進(jìn)行第一p型摻雜處理，形成p型源漏區(qū)，在這一過程中，所述第二偽柵內(nèi)也摻入了p型離子；在形成層間介質(zhì)層后，本發(fā)明還對第一偽柵進(jìn)行第二p型摻雜處理，使得第一偽柵內(nèi)還摻入了p型離子，還對第二偽柵進(jìn)行第二n型摻雜處理，使得第二偽柵內(nèi)還摻入了n型離子。由于第一偽柵內(nèi)既摻雜有p型離子又摻雜有n型離子，第二偽柵內(nèi)既摻雜有p型離子又摻雜有p型離子，使得n型離子對刻蝕去除第一偽柵和第二偽柵的刻蝕工藝的影響接近或相同，p型離子對刻蝕去除第一偽柵和第二偽柵的刻蝕工藝的影響接近或相同，因此，刻蝕去除第一偽柵和第二偽柵的刻蝕速率接近或相同，提高刻蝕去除第一偽柵和第二偽柵的刻蝕均一性，從而使得第一偽柵和第二偽柵被同時刻蝕去除，避免第一偽柵殘留或第二偽柵殘留，從而改善器件的電學(xué)性能，提高器件生產(chǎn)良率。

進(jìn)一步，所述第二n型摻雜處理的摻雜離子濃度與第一n型摻雜處理的摻雜離子濃度相同；所述第二n型摻雜處理的摻雜離子與第一n型摻雜處理的摻雜離子相同。使得n型離子對刻蝕去除第一偽柵刻蝕速率的影響與對刻蝕去除第二偽柵刻蝕速率的影響相同，完全消除n型離子對第一偽柵和第二 偽柵刻蝕速率差造成的不良影響。

更進(jìn)一步，所述第二p型摻雜處理的摻雜離子濃度與第一p型摻雜處理的摻雜離子濃度相同；所述第二p型摻雜處理的摻雜離子與第一p型摻雜處理的摻雜離子相同。使得p型離子對刻蝕去除第一偽柵刻蝕速率的影響與對刻蝕去除第二偽柵刻蝕速率的影響相同，完全消除p型離子對第一偽柵和第二偽柵刻蝕速率差造成的不良影響。

附圖說明

圖1至圖13為本發(fā)明一實施例提供的器件形成過程的剖面結(jié)構(gòu)示意圖。

具體實施方式

由背景技術(shù)可知，現(xiàn)有技術(shù)形成的器件性能有待提高。

在一實施例中，形成器件的工藝步驟包括：提供包括nmos區(qū)域和pmos區(qū)域的基底，所述nmos區(qū)域基底表面形成有第一偽柵，所述pmos區(qū)域基底表面形成有第二偽柵；對所述第一偽柵兩側(cè)的nmos區(qū)域基底進(jìn)行n型摻雜，在nmos區(qū)域基底內(nèi)形成n型源漏區(qū)；對所述第二偽柵兩側(cè)的pmos區(qū)域基底進(jìn)行p型摻雜，在pmos區(qū)域基底內(nèi)形成p型源漏區(qū)；在所述基底表面形成層間介質(zhì)層，所述層間介質(zhì)層覆蓋第一偽柵側(cè)壁和第二偽柵側(cè)壁；刻蝕去除所述第一偽柵和第二偽柵，在所述nmos區(qū)域?qū)娱g介質(zhì)層內(nèi)形成第一開口，在所述pmos區(qū)域?qū)娱g介質(zhì)層內(nèi)形成第二開口；在所述第一開口內(nèi)形成第一柵極；在所述第二開口內(nèi)形成第二柵極。

經(jīng)分析發(fā)現(xiàn)，在刻蝕去除所述第一偽柵和第二偽柵之后，第一開口內(nèi)具有第一偽柵殘留(residue)或者第二開口內(nèi)具有第二偽柵殘留，所述第一偽柵殘留或第二偽柵殘留是造成器件性能低下的主要原因之一。進(jìn)一步研究發(fā)現(xiàn)，導(dǎo)致第一開口內(nèi)具有第一偽柵殘留或第二開口內(nèi)具有第二偽柵殘留的原因在于：

前述進(jìn)行的所述n型摻雜還對第一偽柵進(jìn)行摻雜，所述第一偽柵內(nèi)具有n型離子，同樣的，前述進(jìn)行的所述p型摻雜還對第二偽柵進(jìn)行摻雜，使得所述第二偽柵內(nèi)具有p型離子；由于刻蝕工藝對具有n型離子的第一偽柵和對具有p型離子的第二偽柵的刻蝕速率不同，使得刻蝕工藝對第一偽柵和第 二偽柵的刻蝕速率差較大，刻蝕工藝均一性(uniformity)差，因此當(dāng)判斷出第一偽柵被完全刻蝕去除時即停止刻蝕工藝，而實際上第二偽柵仍未被完全刻蝕去除，第二開口內(nèi)的第二偽柵殘留將影響器件性能；或者，當(dāng)判斷出第二偽柵被完全刻蝕去除時即停止刻蝕工藝，而實際上第一偽柵仍未被完全刻蝕去除，第一開口內(nèi)的第一偽柵殘留將影響器件性能。

為解決上述問題，本發(fā)明提供一種改善器件性能的方法，提供包括nmos區(qū)域和pmos區(qū)域的基底，所述nmos區(qū)域基底表面形成有第一偽柵，所述pmos區(qū)域基底表面形成有第二偽柵；以所述第一偽柵為掩膜，對所述第一偽柵兩側(cè)的nmos區(qū)域基底進(jìn)行第一n型摻雜處理，形成n型源漏區(qū)；以所述第二偽柵為掩膜，對所述第二偽柵兩側(cè)的pmos區(qū)域基底進(jìn)行第一p型摻雜處理，形成p型源漏區(qū)；在所述基底表面、n型源漏區(qū)表面以及p型源漏區(qū)表面形成層間介質(zhì)層，所述層間介質(zhì)層覆蓋第一偽柵側(cè)壁以及第二偽柵側(cè)壁；對所述第一偽柵進(jìn)行第二p型摻雜處理；對所述第二偽柵進(jìn)行第二n型摻雜處理；在進(jìn)行所述第二p型摻雜處理和第二n型摻雜處理之后，在同一道工藝步驟中刻蝕去除所述第一偽柵和第二偽柵。

本發(fā)明中，刻蝕去除第一偽柵和第二偽柵的刻蝕工藝對第一偽柵和第二偽柵具有刻蝕速率差(即，刻蝕工藝對第一偽柵的刻蝕速率與刻蝕工藝對第二偽柵的刻蝕速率之間的差值)，所述刻蝕速率差越小越好。以第一偽柵為掩膜進(jìn)行第一n型摻雜處理，因此第一偽柵內(nèi)也摻雜有n型離子，本發(fā)明對第二偽柵也進(jìn)行第二n型摻雜處理，使得第二偽柵內(nèi)也摻雜有n型離子，因此第一偽柵內(nèi)的n型離子對刻蝕速率差的影響被部分或全部抵消；以第二偽柵為掩膜進(jìn)行第一p型摻雜處理，因此第二偽柵內(nèi)也摻雜有p型離子，本發(fā)明對第一偽柵也進(jìn)行第二p型摻雜處理，使得第一偽柵內(nèi)也摻雜有p型離子，因此，第二偽柵內(nèi)的p型離子對刻蝕速率差的影響被部分或全部抵消。由此，在同一道刻蝕工藝中刻蝕去除第一偽柵和第二偽柵時，刻蝕去除第一偽柵的刻蝕速率與刻蝕去除第二偽柵的刻蝕速率接近或相同，因此當(dāng)刻蝕工藝完成后，所述第一偽柵和第二偽柵均被刻蝕去除，避免第一偽柵殘留或第二偽柵殘留，從而改善形成的器件的電學(xué)性能，提高器件生產(chǎn)良率。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖 對本發(fā)明的具體實施例做詳細(xì)的說明。

圖1至圖13為本發(fā)明一實施例提供的器件形成過程的剖面結(jié)構(gòu)示意圖。

參考圖1，提供包括nmos區(qū)域i和pmos區(qū)域ii的基底。

本實施例中，以形成的半導(dǎo)體器件為鰭式場效應(yīng)管為例，所述基底包括：襯底101、以及位于襯底101表面的鰭部102，其中，所述nmos區(qū)域i襯底101表面形成有分立的鰭部102，所述pmos區(qū)域ii襯底101表面形成有分立的鰭部102。

在另一實施例中，所述半導(dǎo)體器件為平面晶體管，所述基底為平面基底，所述平面基底為硅襯底、鍺襯底、硅鍺襯底或碳化硅襯底、絕緣體上硅襯底或絕緣體上鍺襯底、玻璃襯底或iii-v族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)，柵極結(jié)構(gòu)形成于所述平面基底表面。

所述襯底101的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底101還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底；所述鰭部102的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述襯底101為硅襯底，所述鰭部102的材料為硅。

本實施例中，形成所述襯底101、鰭部102的工藝步驟包括：提供初始襯底；在所述初始襯底表面形成圖形化的硬掩膜層；以所述硬掩膜層為掩膜刻蝕所述初始襯底，刻蝕后的初始襯底作為襯底101，位于襯底101表面的凸起作為鰭部102；去除所述硬掩膜層。

在一個實施例中，形成所述硬掩膜層的工藝步驟包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成圖形化的光刻膠層；以所述圖形化的光刻膠層為掩膜刻蝕所述初始硬掩膜，在初始襯底表面形成硬掩膜層；去除所述圖形化的光刻膠層。在其他實施例中，所述硬掩膜層的形成工藝還能夠包括：自對準(zhǔn)雙重圖形化(sadp，self-aligneddoublepatterned)工藝、自對準(zhǔn)三重圖形化(self-alignedtriplepatterned)工藝、或自對準(zhǔn)四重圖形化(self-aligneddoubledoublepatterned)工藝。所述雙重圖形化工藝包括lele(litho-etch-litho-etch)工藝或lle(litho-litho-etch)工藝。

本實施例中，所述鰭部102的頂部尺寸小于底部尺寸。在其他實施例中， 所述鰭部的側(cè)壁還能夠與襯底表面相垂直，即鰭部的頂部尺寸等于底部尺寸。

還包括步驟：在所述襯底101表面形成隔離層103，所述隔離層103覆蓋鰭部102的部分側(cè)壁表面，且所述隔離層103的頂部低于鰭部102頂部。所述隔離層103起到電隔離相鄰鰭部102的作用，所述隔離層103的材料為氧化硅、氮化硅或氮氧化硅。本實施例中，所述隔離層103的材料為氧化硅。

參考圖2，在所述基底表面形成偽柵膜104。

所述偽柵膜104為后續(xù)形成第一偽柵和第二偽柵提供工藝基礎(chǔ)，后續(xù)圖形化nmos區(qū)域i的偽柵膜104形成第一偽柵，圖形化pmos區(qū)域ii的偽柵膜104形成第二偽柵。

本實施例中，所述偽柵膜104覆蓋鰭部102頂部和側(cè)壁表面、以及隔離層103表面，所述偽柵膜104頂部高于鰭部102頂部。根據(jù)后續(xù)待形成的第一柵極頂部位置和第二柵極頂部位置，確定所述偽柵膜104的厚度。

所述偽柵膜104的材料為多晶硅、非晶硅或無定形碳；采用化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述偽柵膜104。本實施例中，所述偽柵膜104的材料為多晶硅，采用化學(xué)氣相沉積工藝形成所述偽柵膜104。

在其他實施例中，還能夠在基底與偽柵膜之間形成偽氧化層，所述偽氧化層能夠起到保護(hù)基底表面的作用，防止后續(xù)刻蝕去除第一偽柵和第二偽柵的工藝對基底造成刻蝕損傷；所述偽氧化層的材料為氧化硅。

參考圖3，圖形化所述偽柵膜104(參考圖2)，在所述nmos區(qū)域i部分基底表面形成第一偽柵114，在所述pmos區(qū)域ii部分基底表面形成第二偽柵124。

所述第一偽柵114占據(jù)后續(xù)形成的第一柵極的空間位置；所述第二偽柵124占據(jù)后續(xù)形成的第二柵極的空間位置。本實施例中，所述第一偽柵114位于nmos區(qū)域i部分隔離層103表面，且橫跨nmos區(qū)域i的鰭部102，覆蓋nmos區(qū)域i的鰭部102部分頂部和側(cè)壁；所述第二偽柵124位于pmos區(qū)域ii部分隔離層103表面，且橫跨pmos區(qū)域ii的鰭部102，覆蓋pmos區(qū)域ii的鰭部102部分頂部和側(cè)壁。

具體的，形成所述第一偽柵114和第二偽柵124的工藝步驟包括：在所述偽柵膜104表面形成圖形化的掩膜層(未標(biāo)示)，所述圖形化的掩膜層定義出第一偽柵114和第二偽柵124的位置和尺寸；以所述圖形化的掩膜層為掩膜，刻蝕所述偽柵膜104直至暴露出隔離層103表面，形成所述第一偽柵114和第二偽柵124。

所述第一偽柵114的材料與第二偽柵124的材料相同。所述第一偽柵114的材料為多晶硅、非晶硅或無定形碳；所述第二偽柵124的材料為多晶硅、非晶硅或無定形碳。本實施例中，所述第一偽柵114的材料為多晶硅；所述第二偽柵124的材料為多晶硅。

本實施例中，所述第一偽柵114側(cè)壁表面以及第二偽柵124側(cè)壁表面還形成有側(cè)墻100，所述側(cè)墻100的材料為氧化硅或氮化硅。本實施例中，所述側(cè)墻100的材料為氮化硅，在其他實施例中，所述側(cè)墻為ono(oxide-nitride-oxide)的疊層結(jié)構(gòu)。需要說明的是，在本發(fā)明其他實施例中，第一偽柵側(cè)壁表面以及第二偽柵側(cè)壁表面還能夠不形成側(cè)墻。

本實施例中，在形成所述第一偽柵114和第二偽柵124之后，保留位于第一偽柵114頂部表面以及第二偽柵124頂部表面的圖形化的掩膜層，在后續(xù)形成第一應(yīng)力層的過程中，所述位于第一偽柵114頂部表面的圖形化的掩膜層起到阻擋在第一偽柵114頂部生長第一應(yīng)力層材料的作用；在后續(xù)形成第二應(yīng)力層的過程中，所述位于第二偽柵124頂部表面的圖形化的掩膜層起到阻擋在第二偽柵124頂部生長第二應(yīng)力層材料的作用。

參考圖4，以所述第一偽柵114為掩膜，對所述第一偽柵114兩側(cè)的nmos區(qū)域i基底進(jìn)行第一n型摻雜處理，在所述nmos區(qū)域i基底內(nèi)形成n型源漏區(qū)106。

本實施例中，所述n型源漏區(qū)106位于第一偽柵114兩側(cè)的nmos區(qū)域i鰭部102內(nèi)。

所述第一n型摻雜處理的摻雜離子為p、as或sb，所述第一n型摻雜處理的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²。本實施例中，所述第一n型摻雜處理的摻雜離子為p或as。

在一具體實施例中，進(jìn)行所述第一n型摻雜處理的工藝步驟包括：在所述pmos區(qū)域ii基底表面以及第二偽柵124頂部表面形成第一掩膜層105，具體到本實施例中，所述第一掩膜層105覆蓋pmos區(qū)域ii隔離層103表面以及第二偽柵124頂部表面；對所述第一偽柵114兩側(cè)的nmos區(qū)域i基底進(jìn)行第一n型摻雜處理；去除所述第一掩膜層105。

所述第一偽柵114暴露在第一n型摻雜處理的環(huán)境中，使得在對所述第一偽柵114兩側(cè)的nmos區(qū)域i基底進(jìn)行第一n型摻雜處理的同時，還對第一偽柵114進(jìn)行第一n型摻雜處理，且所述第一偽柵114內(nèi)的n型離子濃度與n型源漏區(qū)106內(nèi)的n型離子濃度相同，即，第一偽柵114內(nèi)的n型離子與第一n型摻雜處理的摻雜離子相同，且第一偽柵114內(nèi)的n型離子濃度與第一n型摻雜處理的摻雜離子濃度相同，所述第一偽柵114內(nèi)的n型離子濃度為2e14atom/cm²至2e15atom/cm²。

本實施例中，所述n型源漏區(qū)106內(nèi)還形成有第一應(yīng)力層。具體的，在進(jìn)行所述第一n型摻雜處理之前，還包括步驟：對所述第一偽柵114兩側(cè)的基底進(jìn)行刻蝕形成第一凹槽；形成填充滿所述第一凹槽的第一應(yīng)力層，所述第一應(yīng)力層適于提高施加于nmos管溝道區(qū)的應(yīng)力作用。所述第一應(yīng)力層的材料為sic或sicp。在形成所述第一應(yīng)力層之后，對所述第一應(yīng)力層進(jìn)行第一n型摻雜處理，形成所述n型源漏區(qū)106。

接著，對所述n型源漏區(qū)106進(jìn)行退火處理，所述退火處理適于激活n型源漏區(qū)106內(nèi)的摻雜離子，且修復(fù)第一n型摻雜處理對基底造成的晶格損傷。在其他實施例中，還能夠在后續(xù)形成p型源漏區(qū)后，同時對n型源漏區(qū)和p型源漏區(qū)進(jìn)行退火處理。

參考圖5，以所述第二偽柵124為掩膜，對所述第二偽柵124兩側(cè)的pmos區(qū)域ii基底進(jìn)行第一p型摻雜處理，形成p型源漏區(qū)107。

本實施例中，所述p型源漏區(qū)107位于第二偽柵124兩側(cè)的pmos區(qū)域ii鰭部102內(nèi)。

所述第一p型摻雜處理的摻雜離子為b、bf2、ga或in，所述第二p型摻雜處理的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²。本實施例中，所 述第一p型摻雜處理的摻雜離子為b或bf2。

在一具體實施例中，進(jìn)行所述第一p型摻雜處理的工藝步驟包括：在所述nmos區(qū)域i基底表面以及第一偽柵114頂部表面形成第二掩膜層108，具體到本實施例中，所述第二掩膜層108覆蓋nmos區(qū)域i隔離層103表面以及第一偽柵114頂部表面；對所述第二偽柵14兩側(cè)的pmos區(qū)域ii基底進(jìn)行第一p型摻雜處理；去除所述第二掩膜層108。

所述第二偽柵124暴露在第一p型摻雜處理的環(huán)境中，使得在對所述第二偽柵124兩側(cè)的pmos區(qū)域i基底進(jìn)行第一p型摻雜處理的同時，還對第二偽柵124進(jìn)行第一p型摻雜處理，且所述第二偽柵124內(nèi)的p型離子濃度與p型源漏區(qū)107內(nèi)的p型離子濃度相同，即，所述第二偽柵124內(nèi)的p型離子與第一p型摻雜處理的摻雜離子相同，且第二偽柵124內(nèi)的p型離子濃度與第一p型摻雜處理的摻雜離子濃度相同，所述第二偽柵124內(nèi)的p型離子濃度為2e14atom/cm²至2e15atom/cm²。

本實施例中，所述p型源漏區(qū)107內(nèi)還形成有第二應(yīng)力層。具體的，在進(jìn)行所述第一p型摻雜處理之前，還包括步驟：對所述第二偽柵124兩側(cè)的基底進(jìn)行刻蝕形成第二凹槽；形成填充滿所述第二凹槽的第二應(yīng)力層，所述第二應(yīng)力層適于提高施加于pmos管溝道區(qū)的應(yīng)力作用。所述第二應(yīng)力層的材料為sige或sigeb。在形成所述第二應(yīng)力層之后，對所述第二應(yīng)力層進(jìn)行第一p型摻雜處理，形成所述p型源漏區(qū)107。

接著，對所述p型源漏區(qū)107進(jìn)行退火處理，所述退火處理適于激活p型源漏區(qū)107內(nèi)的摻雜離子，且修復(fù)第一p型摻雜處理對基底造成的晶格損傷。在其他實施例中，還能夠在后續(xù)進(jìn)行第二n型摻雜處理和第二p型摻雜處理后，同時對n型源漏區(qū)、p型源漏區(qū)、第一偽柵以及第二偽柵進(jìn)行退火處理。

需要說明的是，在本發(fā)明另一實施例中，還能夠先在第一偽柵兩側(cè)的基底內(nèi)形成第一應(yīng)力層，在第二偽柵兩側(cè)的基底內(nèi)形成第二應(yīng)力層；在形成所述第一應(yīng)力層和第二應(yīng)力層之后，對所述第一應(yīng)力層進(jìn)行第一n型摻雜處理，形成n型源漏區(qū)；對所述第二應(yīng)力層進(jìn)行第一p型摻雜處理，形成p型源漏 區(qū)。

參考圖6，在所述基底表面、n型源漏區(qū)106表面以及p型源漏區(qū)107表面形成層間介質(zhì)層，所述層間介質(zhì)層覆蓋第一偽柵114側(cè)壁和第二偽柵124側(cè)壁。

本實施例中，所述層間介質(zhì)層還覆蓋第一偽柵114頂部表面以及第二偽柵124頂部表面。所述層間介質(zhì)層包括刻蝕停止層201以及位于刻蝕停止層201表面的介質(zhì)層202，由于后續(xù)會對層間介質(zhì)層進(jìn)行刻蝕，形成暴露出n型源漏區(qū)106或p型源漏區(qū)107的接觸孔，所述刻蝕停止層201能夠起到刻蝕停止的作用，避免對n型源漏區(qū)106或p型源漏區(qū)107造成刻蝕損傷。

所述刻蝕停止層201的材料與介質(zhì)層202的材料不同；采用化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述刻蝕停止層201。本實施例中，所述刻蝕停止層201的材料為氮化硅，所述介質(zhì)層202的材料為氧化硅。在其他實施例中，所述層間介質(zhì)層還能為介質(zhì)層的單層結(jié)構(gòu)，且所述層間介質(zhì)層覆蓋第一偽柵頂部和第二偽柵頂部。

參考圖7，研磨介質(zhì)層202直至暴露出位于第一偽柵114頂部和第二偽柵124頂部的刻蝕停止層201。

本實施例中，采用化學(xué)機械研磨工藝，研磨去除部分厚度的介質(zhì)層202，直至暴露出第一偽柵114頂部和第二偽柵124頂部的刻蝕停止層201，所述刻蝕停止層201頂部表面為研磨停止位置。

由于第一偽柵114頂部和第二偽柵124頂部僅被刻蝕停止層201覆蓋，使得后續(xù)的第二p型摻雜處理的摻雜離子易摻雜至第一偽柵114內(nèi)，使得后續(xù)形成的第二n型摻雜處理的摻雜離子易摻雜至第二偽柵124內(nèi)。

參考圖8，對所述第一偽柵114進(jìn)行第二p型摻雜處理210。

本實施例中，所述第二p型摻雜處理210的工藝步驟包括：在所述第二偽柵124頂部表面形成第一圖形層211，本實施例中，形成的所述第一圖形層211位于第一偽柵124頂部的刻蝕停止層201表面，為了減小形成第一圖形層211的工藝難度，所述第一圖形層211還位于pmos區(qū)域ii的介質(zhì)層202表面；以所述第一圖形層211為掩膜，對所述第一偽柵114進(jìn)行第二p型摻雜 處理210；接著，去除所述第一圖形層211。

本實施例中，所述第一圖形層211的材料為光刻膠材料。位于nmos區(qū)域i的介質(zhì)層202起到阻擋第二p型摻雜處理210對n型源漏區(qū)106進(jìn)行摻雜的作用。

所述第二p型摻雜處理210的作用在于：后續(xù)會刻蝕去除第一偽柵114和第二偽柵124，所述刻蝕工藝對第一偽柵114和對第二偽柵124的刻蝕速率之差應(yīng)較小甚至為零，使得刻蝕去除第一偽柵114和第二偽柵124的刻蝕均一性好，避免第一偽柵114殘留或第二偽柵124殘留。前述進(jìn)行的第一p型摻雜處理對第二偽柵124進(jìn)行了摻雜，使得第二偽柵124內(nèi)摻雜有p型離子；在對第一偽柵114進(jìn)行第二p型摻雜處理210后，使得第一偽柵114內(nèi)也摻雜有p型離子，進(jìn)而減小甚至消除第二偽柵124內(nèi)p型離子對所述刻蝕速率之差的影響，提高后續(xù)刻蝕去除第一偽柵114和第二偽柵124的刻蝕均一性。

若不對第一偽柵進(jìn)行第二p型摻雜處理，在后續(xù)刻蝕去除第一偽柵和第二偽柵的工藝過程中，第二偽柵內(nèi)摻雜的p型離子會改變刻蝕工藝對第二偽柵的刻蝕速率，而第一偽柵內(nèi)未摻雜有p型離子，因此刻蝕工藝對第一偽柵和對第二偽柵的刻蝕速率之差較大，刻蝕工藝均一性差。

為了使得第一偽柵114內(nèi)的p型離子對刻蝕速率的影響與第二偽柵124內(nèi)的p型離子對刻蝕速率的影響相同，進(jìn)一步提高后續(xù)刻蝕工藝對第一偽柵114和第二偽柵124的刻蝕均一性，本實施例中，所述第二p型摻雜處理210的摻雜離子濃度與第一p型摻雜處理的摻雜離子濃度相同；并且，所述第二p型摻雜處理210的摻雜離子與第一p型摻雜處理的摻雜離子相同。

需要說明的是，在其他實施例中，所述第二p型摻雜處理的摻雜離子濃度還能夠大于或小于第一p型摻雜處理的摻雜離子濃度，與不對第一偽柵進(jìn)行第二p型摻雜處理相比，對第一偽柵進(jìn)行第二p型摻雜處理仍然在一定程度上能夠減小第二偽柵內(nèi)p型離子對刻蝕速率之差的影響，提高后續(xù)刻蝕去除第一偽柵和第二偽柵的刻蝕均一性。進(jìn)一步需要說明的是，當(dāng)?shù)诙型摻雜處理的摻雜離子濃度大于第一p型摻雜處理的摻雜離子濃度時，兩者的摻雜離子濃度之差應(yīng)小于第一p型摻雜處理的摻雜離子濃度。

具體的，所述第二p型摻雜處理210的摻雜離子為b、bf2、ga或in，所述第二p型摻雜處理210的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²。

本實施例中，采用離子注入工藝進(jìn)行所述第二p型摻雜處理210。所述離子注入工藝的注入能量不宜過小，否則到達(dá)第一偽柵114中靠近基底表面區(qū)域內(nèi)的p型離子含量少；所述離子注入工藝的注入能量也不宜過大，否則第二p型摻雜處理210的p型離子易注入至基底內(nèi)或n型源漏區(qū)106內(nèi)。

參考圖9，對所述第二偽柵124進(jìn)行第二n型摻雜處理220。

具體的，進(jìn)行所述第二n型摻雜處理220的工藝步驟包括：在所述第一偽柵114頂部表面形成第二圖形層221，本實施例中，所述第二圖形層221形成于第二偽柵114頂部表面的刻蝕停止層201表面，且所述第二圖形層221還位于nmos區(qū)域i的介質(zhì)層202表面；以所述第二圖形層221為掩膜，對所述第二偽柵124進(jìn)行第二n型摻雜處理220；接著，去除所述第二圖形層221。

本實施例中，所述第二圖形層221的材料為光刻膠材料。位于pmos區(qū)域ii的介質(zhì)層202起到阻擋第二n型摻雜處理220對p型源漏區(qū)107進(jìn)行摻雜的作用。

所述第二n型摻雜處理220的作用在于：后續(xù)會刻蝕去除第一偽柵114和第二偽柵124，所述刻蝕工藝對第一偽柵114和第二偽柵124的刻蝕速率之差應(yīng)較小甚至為零，使得刻蝕去除第一偽柵114和第二偽柵124的刻蝕均一性好，避免第一偽柵114殘留或第二偽柵124殘留。前述進(jìn)行的第一n型摻雜處理對第一偽柵114進(jìn)行了摻雜，使得第一偽柵114內(nèi)摻雜有n型離子；在對第二偽柵124進(jìn)行第二n型摻雜處理220后，使得第二偽柵124內(nèi)也摻雜有n型離子，進(jìn)而減小甚至消除第一偽柵114內(nèi)n型離子對所述刻蝕速率之差的影響，提高后續(xù)刻蝕去除第一偽柵114和第二偽柵124的刻蝕均一性。

若不對第二偽柵進(jìn)行第二n型摻雜處理，在后續(xù)刻蝕去除第一偽柵和第二偽柵的工藝過程中，第一偽柵內(nèi)摻雜的n型離子或改變刻蝕工藝對第一偽柵的刻蝕速率，而第二偽柵內(nèi)未摻雜有n型離子，因此刻蝕工藝對第一偽柵和第二偽柵的刻蝕速率之差較大，刻蝕均一性差。

為了使得第二偽柵124內(nèi)的n型離子對刻蝕速率的影響與第一偽柵114內(nèi)的n型離子對刻蝕速率的影響相同，進(jìn)一步提高后續(xù)刻蝕工藝對第一偽柵114和第二偽柵124的刻蝕均一性，本實施例中，所述第二n型摻雜處理220的摻雜離子濃度與第一n型摻雜處理的摻雜離子濃度相同；并且，所述第二n型摻雜處理220的摻雜離子與第一n型摻雜處理的摻雜離子相同。

需要說明的是，在其他實施例中，所述第二n型摻雜處理的摻雜離子濃度還能夠大于或小于第一n型摻雜處理的摻雜離子濃度，與不對第二偽柵進(jìn)行第二n型摻雜處理相比，對第二偽柵進(jìn)行第二n型摻雜處理仍然在一定程度上能夠減小第一偽柵內(nèi)n型離子對刻蝕速率之差的影響，提高后續(xù)刻蝕去除第一偽柵和第二偽柵的刻蝕均一性。進(jìn)一步需要說明的是，當(dāng)?shù)诙型摻雜處理的摻雜離子濃度大于第一n型摻雜處理的摻雜離子濃度時，兩者的摻雜離子濃度之差應(yīng)小于第一n型摻雜處理的摻雜離子濃度。

具體的，所述第二n型摻雜處理220的摻雜離子為p、as或sb，所述第二n型摻雜處理220的摻雜離子濃度為2e14atom/cm²至2e15atom/cm²。

本實施例中，采用離子注入工藝進(jìn)行所述第二n型摻雜處理220。所述離子注入工藝的注入能量不宜過小，否則到達(dá)第二偽柵124中靠近基底表面區(qū)域內(nèi)的n型離子含量少；所述離子注入工藝的注入能量也不宜過大，否則第二n型摻雜處理220的n型離子易注入至基底內(nèi)或p型源漏區(qū)107內(nèi)。

參考圖10，在進(jìn)行所述第二p型摻雜處理210(參考圖8)和第二n型摻雜處理220(參考圖9)之后，對所述第一偽柵114和第二偽柵124進(jìn)行退火處理230。

所述退火處理230適于激活第一偽柵114內(nèi)的摻雜離子以及第二偽柵124內(nèi)的摻雜離子，使得第一偽柵114內(nèi)的摻雜離子進(jìn)行濃度再分布，有利于提高后續(xù)的刻蝕工藝對第一偽柵114的刻蝕速率均一性，第二偽柵124內(nèi)的摻雜離子進(jìn)行濃度再分布，有利于提高刻蝕工藝對第二偽柵124的刻蝕速率均一性。

所述退火處理230為激光退火、快速熱退火或尖峰退火。所述退火處理230的退火溫度不宜過高，否則n型源漏區(qū)106或p型源漏區(qū)107內(nèi)的摻雜 離子會進(jìn)行再擴散，導(dǎo)致n型源漏區(qū)106或p型源漏區(qū)107內(nèi)的摻雜離子濃度分布變化。

本實施例中，所述退火處理230的工藝為尖峰退火，溫度為1000℃-1100℃。

參考圖11，在進(jìn)行所述第二n型摻雜處理和第二p型摻雜處理之后，研磨去除高于第一偽柵114頂部和第二偽柵124頂部的刻蝕停止層201，還繼續(xù)研磨去除高于第一偽柵114頂部和第二偽柵124頂部的介質(zhì)層202。

本實施例中，采用化學(xué)機械研磨工藝，研磨去除高于第一偽柵114頂部和第二偽柵124頂部的刻蝕停止層201以及介質(zhì)層202。

在其他實施例中，還能夠在對第一偽柵114和第二偽柵124進(jìn)行退火處理之前，研磨去除高于第一偽柵頂部和第二偽柵頂部的刻蝕停止層和介質(zhì)層。

需要說明的是，在其他實施例中，還能夠在進(jìn)行第二n型摻雜處理和第二p型摻雜處理之前，研磨去除高于第一偽柵頂部好而第二偽柵頂部的介質(zhì)層，還研磨去除高于第一偽柵頂部和第二偽柵頂部的刻蝕停止層，使得第一偽柵頂部和第二偽柵頂部被暴露出來。或者，所述層間介質(zhì)層為單層結(jié)構(gòu)，在進(jìn)行所述第二n型摻雜處理和第二p型摻雜處理之前，去除高于第一偽柵頂部和第二偽柵頂部的層間介質(zhì)層。

參考圖12，在同一道工藝步驟中刻蝕去除所述第一偽柵114(參考圖11)和第二偽柵124(參考圖11)。

在一實施例中，先采用干法刻蝕工藝刻蝕去除部分厚度的第一偽柵114和第二偽柵124；接著，采用濕法刻蝕工藝刻蝕去除剩余的第一偽柵114和第二偽柵124。

具體的，所述濕法刻蝕工藝的溶液為tmah。

在另一實施例中，采用濕法刻蝕工藝刻蝕去除所述第一偽柵114和第二偽柵124。具體的，所述濕法刻蝕工藝的溶液為tmah。。

需要說明的是，本實施例在刻蝕第一偽柵114和第二偽柵124之前，還刻蝕去除位于第一偽柵114頂部和第二偽柵124頂部的圖形化的掩膜層。

所述刻蝕工藝對第一偽柵114和第二偽柵124具有刻蝕速率差。在形成n型源漏區(qū)106的過程中，第一偽柵114內(nèi)摻雜了n型離子；且對第二偽柵124進(jìn)行了第二n型摻雜處理，使得第二偽柵124內(nèi)也摻雜了n型離子。因此，在刻蝕去除第一偽柵114和第二偽柵124的工藝過程中，第一偽柵114內(nèi)的n型離子對刻蝕速率之差的影響被第二偽柵124內(nèi)的n型離子部分或全部抵消，因此第一偽柵114內(nèi)的n型離子對刻蝕速率之差的影響很小甚至為零。

在形成p型源漏區(qū)107的過程中，所述第二偽柵124內(nèi)摻雜了p型離子；且對第一偽柵114進(jìn)行了第二p型摻雜處理，使得第一偽柵114內(nèi)也摻雜了p型離子。因此，在刻蝕去除第一偽柵114和第二偽柵124的工藝過程中，所述第二偽柵124內(nèi)的p型離子對刻蝕速率之差的影響被第一偽柵114內(nèi)的p型離子部分或全部抵消，因此第二偽柵124內(nèi)的p型離子對刻蝕速率之差的影響很小甚至為零。

由上述分析可知，所述刻蝕工藝對第一偽柵114和第二偽柵124的刻蝕速率之差很小甚至為零，刻蝕工藝刻蝕去除第一偽柵114和第二偽柵124的均一性得到提高，從而防止第一偽柵114殘留或第二偽柵124殘留。

本實施例中，由于所述第二n型摻雜處理的摻雜離子濃度與第一n型摻雜處理的摻雜離子濃度相同，且第二n型摻雜處理的摻雜離子與第一n型摻雜處理的摻雜離子相同，所述第二p型摻雜處理的摻雜離子濃度與第一p型摻雜處理的摻雜離子濃度相同，且第二p型摻雜處理的摻雜離子與第一p型摻雜處理的摻雜離子相同，因此n型離子對第一偽柵114的刻蝕速率和對第二偽柵124的刻蝕速率的影響相同，p型離子對第一偽柵114的刻蝕速率和對第二偽柵124的刻蝕速率的影響相同，使得刻蝕去除第一偽柵114的刻蝕速率與刻蝕去除第二偽柵124的刻蝕速率相同，當(dāng)所述刻蝕去除第一偽柵114和第二偽柵124的工藝結(jié)束時，第一偽柵114和第二偽柵124被同時刻蝕去除，避免了第一偽柵114殘留或第二偽柵124殘留。

刻蝕去除第一偽柵114，暴露出nmos區(qū)域i部分基底表面，本實施例中，暴露出nmos區(qū)域i的鰭部102部分頂部和側(cè)壁，還暴露出nmos區(qū)域i的部分隔離層103表面?？涛g去除第二偽柵124，暴露出pmos區(qū)域ii部分基底表面，本實施例中，暴露出pmos區(qū)域ii的鰭部102部分頂部和側(cè)壁， 還暴露出pmos區(qū)域ii的部分隔離層103表面。

參考圖13，后續(xù)的工藝步驟還包括：在所述暴露出的nmos區(qū)域i基底表面形成第一柵極301，所述第一柵極301頂部與層間介質(zhì)層頂部表面齊平；在所述暴露出的pmos區(qū)域ii基底表面形成第二柵極302，所述第二柵極302頂部與層間介質(zhì)層頂部齊平。

本實施例中，所述第一柵極301橫跨nmos區(qū)域i鰭部102，且覆蓋nmos區(qū)域i鰭部102部分頂部和側(cè)壁表面；所述第二柵極302橫跨pmos區(qū)域ii鰭部102，且覆蓋pmos區(qū)域ii鰭部102部分頂部和側(cè)壁表面。

所述第一柵極301包括第一柵介質(zhì)層以及位于第一柵介質(zhì)層表面的第一柵電極層，還能夠包括位于第一柵介質(zhì)層以及第一柵電極層之間的n型功函數(shù)層。所述第二柵極302包括第二柵介質(zhì)層以及位于第二柵介質(zhì)層表面的第二柵電極層，還能夠包括位于第二柵介質(zhì)層以及第二柵電極層之間的p型功函數(shù)層。其中，第一柵介質(zhì)層的材料為氧化硅或高k柵介質(zhì)材料中的一種或多種，第二柵介質(zhì)層的材料為氧化硅或高k柵介質(zhì)材料中的一種或多種，所述高k柵介質(zhì)材料包括lao、alo、bazro、hfzro、hfzron、hflao、hfsio、hfsion、lasio、alsio、hftao、hftio、al2o3或si3n4。所述第一柵電極層的材料為al、cu、ag、au、pt、ni、t或w；所述第二柵電極層的材料為al、cu、ag、au、pt、ni、t或w。所述n型功函數(shù)層的材料為tial、tialc、taaln、tialn、mon、tacn或aln中的一種或幾種；所述p型功函數(shù)層的材料為ta、tin、tasin或tisin中的一種或幾種。

由于本實施例中在形成第一柵極301和第二柵極302之前，所述第一偽柵114和第二偽柵124被完全刻蝕去除，使得形成的第一柵極301和第二柵極302具有較高質(zhì)量，所述第一柵極301與nmos區(qū)域i基底之間的界面性能好，所述第二柵極302與pmos區(qū)域ii基底之間的界面性能好，從而使得形成的器件性能得到改善。

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