此涉及集成電路(IC)的領(lǐng)域，且更具體來說涉及橫向雙擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置的制作。

背景技術(shù)：

對可提供半導(dǎo)體集成電路上的高功率驅(qū)動(dòng)能力的晶體管的需要引起橫向雙擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置的發(fā)展。對于LDMOS裝置來說尤其有意義的應(yīng)用包含用于輸出緩沖器及射頻(RF)電路的高側(cè)驅(qū)動(dòng)器及低側(cè)驅(qū)動(dòng)器。雙擴(kuò)散MOS裝置(DMOS)用于其中需要高電壓容量及低電阻的應(yīng)用。LDMOS晶體管展現(xiàn)出高擊穿電壓BVdss及低導(dǎo)通電阻RDSon，且因此非常適合于高功率應(yīng)用。

在以DMOS工藝形成的晶體管中，源極及背柵擴(kuò)散是通過到襯底中的同步或同時(shí)執(zhí)行的離子植入及后續(xù)驅(qū)動(dòng)退火而形成。漏極擴(kuò)散部與下伏柵極電極的溝道區(qū)域間隔開漂移區(qū)域，所述漂移區(qū)域可下伏隔離區(qū)域形成。半導(dǎo)體襯底的表面處的所得擴(kuò)散部之間的間隔確定LDMOS晶體管的溝道長度。

圖1在橫截面圖中描繪常規(guī)LDMOS裝置100。在圖1中，提供p型半導(dǎo)體襯底110。在圖1中展示形成于所述襯底上方的p型外延層114。N型隱埋式層(標(biāo)記為“NBL”且編號(hào)為120)展示于LDMOS結(jié)構(gòu)的底部處。NBL 120通過光掩模圖案化及離子植入步驟形成。同樣，展示P型隱埋式區(qū)域(標(biāo)記為“PBL”且編號(hào)為116)。這些區(qū)域是借助第二單獨(dú)掩模圖案化及單獨(dú)離子植入步驟形成。LDMOS裝置100包含位于形成于擴(kuò)散部DWL 136中的源極區(qū)域的任一側(cè)上的兩個(gè)對稱部分，每一側(cè)具有柵極及漏極布置。通常，這些區(qū)域耦合在一起以形成大晶體管，但可替代地形成具有共同源極及背柵部分的兩個(gè)晶體管。類似形成且布置的許多區(qū)域可共同耦合以形成較大晶體管。

在圖1中，在EPI區(qū)域114的任一側(cè)上展示編號(hào)為118的深N阱區(qū)域。在區(qū)域118中的每一者中，展示形成漏極擴(kuò)散的淺N阱(標(biāo)記為“SNW”且編號(hào)為121)。在深N阱區(qū)域118外部，展示淺P阱(標(biāo)記為“SPW”且編號(hào)為122)。在處理P-EPI 114及PBL 116的同時(shí)，此也形成集成式LDMOS裝置100與其它附近裝置結(jié)之間的隔離。在區(qū)域118中的每一者中，P隱埋式層區(qū)域(編號(hào)為116)位于NBL 120的頂部上，如在圖1中所展示，從而形成PBL區(qū)域到DNW區(qū)域之間的電荷平衡而實(shí)現(xiàn)LDMOS裝置的減小表面場效應(yīng)(“RESURF”)。在實(shí)例性布置中，深N阱118可由n型摻雜區(qū)形成，而淺N阱區(qū)域(標(biāo)記為“SNW”、編號(hào)為121)可由用于MOS裝置的半導(dǎo)體工藝中的低電壓CMOS N型擴(kuò)散阱形成。這些SNW區(qū)域112用于形成LDMOS漏極觸點(diǎn)到DNW 118的電連接。此外，形成于上覆于襯底上的導(dǎo)體中的漏極端子D可與漏極接觸區(qū)128耦合且由CMOS源極/漏極n+摻雜擴(kuò)散部形成。

在圖1中，展示上覆于襯底表面上的兩個(gè)柵極電極(編號(hào)為132)。在操作中，柵極端子上的電位將使晶體管導(dǎo)通且在襯底中形成其中載流子可從源極行進(jìn)到漏極的溝道區(qū)域。N+源極區(qū)域(編號(hào)為134)形成于p型D阱擴(kuò)散部(標(biāo)記為DWL且編號(hào)為136)內(nèi)。與N+源極134鄰接的額外P+D阱接觸區(qū)域135用于D阱連接。隔離氧化物區(qū)域130(其可通過淺溝槽隔離形成)在圖1中展示為上覆于漂移區(qū)域上且標(biāo)記為“STI”。DNW通過離子植入提供以形成位于STI下方的漂移區(qū)域(標(biāo)記為“RESURF”138)，所述漂移區(qū)域提供用于LDMOS晶體管的減小表面場效應(yīng)(“RESURF”)。RESURF LDMOS晶體管具有增加的擊穿電壓BVdss以用于處置由功率裝置經(jīng)受的高電壓。

在操作中，電子載流子從源極區(qū)域躍遷過形成于柵極下面的溝道區(qū)域且接著躍遷過漂移區(qū)域到達(dá)漏極端子。在實(shí)例中，源極端子S耦合到接地電位，而高電壓(例如35伏特、50伏特或更高伏特)耦合到漏極端子。柵極端子132處的電位可接著用于使裝置導(dǎo)通，且高功率電流接著流動(dòng)通過所述裝置(從漏極到源極，與電子載流子方向相反)。

在關(guān)于功率裝置的已知方法中，LDMOS晶體管的使用提供具有高擊穿電壓特性(其能夠處置非常高電壓(例如源極或漏極端子處的50伏特))且具有相對低電阻Rdson的裝置。然而，圖1中所描繪的現(xiàn)有LDMOS裝置100仍經(jīng)受各種問題及性能問題。還需要要求較少硅面積的裝置以增加集成并減小包含LDMOS晶體管的集成電路的面積。在LDMOS裝置的目標(biāo)高電壓處，漂移區(qū)域中的單個(gè)RESURF可不足以處置在半導(dǎo)體工藝持續(xù)縮減時(shí)發(fā)生的經(jīng)減小漂移長度下裝置漏極到源極之間的高電壓。此外，在較小漂移長度下，區(qū)域“X”(JFET區(qū)，在圖1中標(biāo)記為“X”)中的電場變得較強(qiáng)，此容易地誘發(fā)較低裝置漏極到源極擊穿電壓且還致使電流涌入所標(biāo)記“X”區(qū)域中，且此可導(dǎo)致溝道熱載流子(“CHC”)效應(yīng)。舉例來說，在CHC中，一些載流子(電子或空穴)可隧穿到柵極電介質(zhì)中且被陷獲，從而使柵極電介質(zhì)材料降級(jí)且降低晶體管裝置性能及可靠性。同樣，隱埋式層“NBL”及“PBL”的使用通過需要額外及特定光掩模、圖案及植入步驟而給標(biāo)準(zhǔn)CMOS半導(dǎo)體制造工藝添加復(fù)雜性，從而增加生產(chǎn)成本。

技術(shù)實(shí)現(xiàn)要素：

在所描述實(shí)例中，一種LDMOS裝置包含：至少一個(gè)漂移區(qū)域，其安置于半導(dǎo)體襯底的一部分中；至少一個(gè)隔離結(jié)構(gòu)，其位于所述半導(dǎo)體襯底的表面處；D阱區(qū)域，其鄰近所述至少一個(gè)漂移區(qū)域的一部分而定位，且所述漂移區(qū)域與所述D阱區(qū)域的相交點(diǎn)形成第一導(dǎo)電性類型與第二導(dǎo)電性類型之間的結(jié)；柵極結(jié)構(gòu)，其安置于所述半導(dǎo)體襯底上方；源極觸點(diǎn)區(qū)域，其安置于所述D阱區(qū)域的表面上；漏極觸點(diǎn)區(qū)域，其鄰近所述隔離結(jié)構(gòu)而安置；及雙緩沖器區(qū)域，其包含：第一隱埋式層，其位于所述D阱區(qū)域及所述漂移區(qū)域下面且被摻雜成所述第二導(dǎo)電性類型；及第二高電壓深擴(kuò)散層，其位于所述第一隱埋式層下面且被摻雜成所述第一導(dǎo)電性類型。

附圖說明

圖1在經(jīng)簡化橫截面圖中描繪現(xiàn)有方法的實(shí)例性LDMOS裝置。

圖2到12在一系列橫截面圖中圖解說明用以使用本申請案的半導(dǎo)體工藝布置來制造LDMOS裝置的連續(xù)處理步驟。

圖13在橫截面圖中圖解說明在襯底上彼此鄰近構(gòu)造的LDMOS晶體管及PMOS晶體管的布置。

圖14在流程圖中描繪用以在本申請案的半導(dǎo)體工藝布置中形成LDMOS裝置的第一系列處理步驟。

圖15在另一流程圖中描繪用以在半導(dǎo)體工藝中形成LDMOS裝置的額外處理步驟。

具體實(shí)施方式

各圖未必按比例繪制。

存在對具有經(jīng)改進(jìn)減小表面場效應(yīng)性能的LDMOS晶體管裝置的持續(xù)需要。需要在與現(xiàn)有方法相比時(shí)具有經(jīng)減少過程步驟及經(jīng)減少成本的可與標(biāo)準(zhǔn)CMOS裝置一起制造的LDMOS晶體管。存在對具有非常高擊穿電壓BVdss、經(jīng)減小導(dǎo)通電阻、經(jīng)改進(jìn)CHC性能且以更低成本需要低于現(xiàn)有LDMOS裝置所需要的硅面積的硅面積的LDMOS裝置的需要。

形成本申請案的各種方面的布置提供形成于半導(dǎo)體工藝中的LDMOS裝置，所述LDMOS裝置具有雙緩沖器布置且進(jìn)一步使用鏈?zhǔn)诫x子植入步驟而形成以在漂移區(qū)域及D阱區(qū)域兩者中包含級(jí)聯(lián)resurf擴(kuò)散部以實(shí)現(xiàn)高性能。還揭示對應(yīng)方法布置。

在實(shí)例性布置中，一種LDMOS裝置包含：至少一個(gè)漂移區(qū)域，其安置于半導(dǎo)體襯底的一部分中且被摻雜成第一導(dǎo)電性類型；至少一個(gè)隔離結(jié)構(gòu)，其位于所述半導(dǎo)體襯底的表面處且定位于所述至少一個(gè)漂移區(qū)域的一部分內(nèi)；D阱區(qū)域，其位于所述半導(dǎo)體襯底的另一部分中，被摻雜成第二導(dǎo)電性類型且鄰近所述至少一個(gè)漂移區(qū)域的一部分而定位，且所述漂移區(qū)域與所述D阱區(qū)域的相交點(diǎn)形成所述第一導(dǎo)電性類型與所述第二導(dǎo)電性類型之間的結(jié)；柵極結(jié)構(gòu)，其安置于所述半導(dǎo)體襯底的表面上且上覆于溝道區(qū)域及所述隔離結(jié)構(gòu)的一部分上，所述柵極結(jié)構(gòu)包含位于所述溝道區(qū)域上方的柵極電介質(zhì)層及上覆于所述柵極電介質(zhì)上的柵極導(dǎo)體材料；源極觸點(diǎn)區(qū)域，其安置于所述D阱區(qū)域的表面上且在鄰近所述溝道區(qū)域的一側(cè)處，所述源極觸點(diǎn)區(qū)域開始被摻雜成所述第一導(dǎo)電性類型；漏極觸點(diǎn)區(qū)域，其安置于所述漂移區(qū)域的表面上的淺擴(kuò)散阱中并鄰近所述隔離結(jié)構(gòu)且通過所述隔離結(jié)構(gòu)與所述溝道區(qū)域間隔開，所述漏極觸點(diǎn)及所述淺擴(kuò)散阱被摻雜成所述第一導(dǎo)電性類型；及雙緩沖器區(qū)域，其包含：第一隱埋式層，其位于所述D阱區(qū)域及所述漂移區(qū)域下面且被摻雜成所述第二導(dǎo)電性類型；及第二高電壓深擴(kuò)散層，其位于所述第一隱埋式層下面且被摻雜成所述第一導(dǎo)電性類型。

在另一布置中，一種用于形成LDMOS裝置的方法包含：提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上方形成外延層；通過在所述半導(dǎo)體襯底上方的所述外延層中植入雜質(zhì)而形成第一導(dǎo)電性類型的第一隱埋式層，所述外延層及所述半導(dǎo)體襯底被摻雜成第二導(dǎo)電性類型；在所述隱埋式層上方形成所述第二導(dǎo)電性類型的直列式外延層；執(zhí)行第一鏈?zhǔn)街踩胫械乃龅谝粚?dǎo)電性類型的第一離子植入以形成高電壓深阱緩沖器區(qū)域；執(zhí)行所述第二導(dǎo)電性類型的離子植入以形成安置于高電壓阱區(qū)域與漂移區(qū)域之間的第二隱埋式層，高電壓深阱區(qū)域及所述第二隱埋式層形成雙緩沖器區(qū)域；在所述半導(dǎo)體襯底的表面處形成位于所述第一導(dǎo)電性類型的所述阱中的隔離區(qū)域；在所述襯底上方沉積柵極電介質(zhì)，在所述柵極電介質(zhì)上方沉積柵極導(dǎo)體，且接著蝕刻所述柵極導(dǎo)體及所述柵極電介質(zhì)以形成上覆于溝道區(qū)域上的柵極結(jié)構(gòu)；及植入雜質(zhì)以形成通過所述溝道區(qū)域與所述柵極結(jié)構(gòu)間隔開的源極區(qū)域且形成位于所述漂移區(qū)域中且通過所述隔離區(qū)域與所述柵極結(jié)構(gòu)間隔開的漏極區(qū)域。

在再一布置中，一種集成電路包含：LDMOS裝置，其進(jìn)一步包含：至少一個(gè)漂移區(qū)域，其安置于半導(dǎo)體襯底的一部分中且被摻雜成第一導(dǎo)電性類型；至少一個(gè)隔離結(jié)構(gòu)，其位于所述半導(dǎo)體襯底的表面處且定位于所述至少一個(gè)漂移區(qū)域的一部分內(nèi)；D阱區(qū)域，其位于所述半導(dǎo)體襯底的另一部分中，被摻雜成第二導(dǎo)電性類型且鄰近所述至少一個(gè)漂移區(qū)域的一部分而定位，且所述漂移區(qū)域與所述D阱區(qū)域的相交點(diǎn)形成所述第一導(dǎo)電性類型與所述第二導(dǎo)電性類型之間的結(jié)；柵極結(jié)構(gòu)，其安置于所述半導(dǎo)體襯底的表面上且上覆于溝道區(qū)域及所述隔離結(jié)構(gòu)的一部分上，所述柵極結(jié)構(gòu)包含位于所述溝道區(qū)域上方的柵極電介質(zhì)層及上覆于所述柵極電介質(zhì)上的柵極導(dǎo)體材料；源極觸點(diǎn)區(qū)域，其安置于所述D阱區(qū)域的表面上且在鄰近所述溝道區(qū)域的一側(cè)處，所述源極觸點(diǎn)區(qū)域開始被摻雜成所述第一導(dǎo)電性類型；漏極觸點(diǎn)區(qū)域，其安置于所述漂移區(qū)域的表面上的淺擴(kuò)散阱中并鄰近所述隔離結(jié)構(gòu)且通過所述隔離結(jié)構(gòu)與所述溝道區(qū)域間隔開，所述漏極觸點(diǎn)及所述淺擴(kuò)散阱被摻雜成所述第一導(dǎo)電性類型；及雙緩沖器區(qū)域，其包含：第一隱埋式層，其位于所述D阱區(qū)域及所述漂移區(qū)域下面且被摻雜成所述第二導(dǎo)電性類型；及第二高電壓深擴(kuò)散層，其位于所述第一隱埋式層下面且被摻雜成所述第一導(dǎo)電性類型；及至少一個(gè)CMOS裝置，其形成于所述半導(dǎo)體襯底中且與所述LDMOS裝置間隔開。

本申請案中認(rèn)識(shí)到，具有形成于n型隱埋式層上方的由p型隱埋式層上覆于高電壓深N阱層上而形成的雙緩沖器的LDMOS晶體管的布置提供高性能LDMOS晶體管。在額外布置中，在漂移區(qū)域及主體區(qū)域兩者中形成鏈?zhǔn)絩esurf擴(kuò)散植入部以進(jìn)一步減小表面場效應(yīng)、解決溝道熱載流子問題且減少掩模層級(jí)以減少成本。應(yīng)用包含功率晶體管裝置(例如低側(cè)及高側(cè)驅(qū)動(dòng)器)、汽車應(yīng)用、RF電路及高頻率裝置。

本申請案包含若干布置，所述布置描述在CMOS兼容半導(dǎo)體工藝中使用各種植入來形成經(jīng)擴(kuò)散區(qū)域以形成LDMOS裝置。針對MOS晶體管裝置，名稱“源極”及“漏極”指代這些區(qū)域的電連接，且在MOS裝置的物理結(jié)構(gòu)的橫截面圖中，“源極”及“漏極”通常為形成于晶體管柵極的相對側(cè)上的相同且對稱經(jīng)摻雜擴(kuò)散區(qū)域。在許多情形中可通過反轉(zhuǎn)“源極”及“漏極”區(qū)域而形成額外替代布置。

由于在形成具有布置的LDMOS RESURF裝置時(shí)使用的各種離子植入步驟類似于已在MOS制作工藝中使用的離子植入步驟，因此以相對低成本實(shí)現(xiàn)用以產(chǎn)生LDMOS RESURF裝置的工藝。同樣，所述工藝可同時(shí)用于產(chǎn)生與LDMOS RESURF裝置相同的集成電路中的NMOS及/或PMOS晶體管。以此方式，可使用與LDMOS裝置一起產(chǎn)生的CMOS裝置形成控制電路、計(jì)算電路及輸入/輸出電路，從而形成具有所有所需電路的單個(gè)集成電路以將LDMOS裝置用于可在現(xiàn)有半導(dǎo)體工藝中容易制造的系統(tǒng)中。在也設(shè)想為形成本申請案的額外方面的替代方法中，LDMOS RESURF晶體管裝置可在不需要額外NMOS及PMOS裝置的情況下形成于排列式集成電路裝置上。

圖2描繪圖解說明在構(gòu)造LDMOS經(jīng)級(jí)聯(lián)RESURF裝置200時(shí)執(zhí)行的連續(xù)步驟的一系列橫截面中的第一者。LDMOS經(jīng)級(jí)聯(lián)RESURF裝置200可在一些布置中以對現(xiàn)有CMOS半導(dǎo)體工藝的稍微修改而形成。相關(guān)領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，存在據(jù)以實(shí)現(xiàn)LDMOS經(jīng)級(jí)聯(lián)RESURF裝置的構(gòu)造的替代方法及步驟次序，且此非限制性制作實(shí)例僅為針對此配置的那些方法中的一者。托管LDMOS經(jīng)級(jí)聯(lián)RESURF裝置(且在形成本申請案的若干方面的一些布置中，還托管其它MOS晶體管裝置)的半導(dǎo)體襯底210可在一個(gè)實(shí)例性布置中為P型單晶硅襯底。在CMOS工藝中支持制作集成電路的任何襯底(其包含但不限于絕緣體上硅(SOI)或混合定向技術(shù)(HOT)襯底)中或在與CMOS半導(dǎo)體制作兼容的任何外延層上形成LDMOS經(jīng)級(jí)聯(lián)RESURF裝置也在本申請案的范圍內(nèi)。在圖2中，展示初始外延層212，P型層上覆于所述初始外延層上。可在一些替代布置中省略此外延層。襯底210及外延層212在一個(gè)實(shí)例性布置中提供為用于半導(dǎo)體工藝的起始材料。在其它布置中，省略外延層212。

圖3在橫截面圖中描繪在圖解說明N型隱埋式層或“NBL”(編號(hào)為314)的制作的下一步驟之后的LDMOS經(jīng)級(jí)聯(lián)RESURF裝置300。為形成如在圖3中所展示的此層，在襯底310上方執(zhí)行n型摻雜劑種類的毯覆植入351以形成NBL 314。在下文所描述的稍后步驟中，可形成深溝槽或具有n+材料的深溝槽且所述深溝槽可耦合到NBL以形成N型槽。此槽可用于將LDMOS經(jīng)級(jí)聯(lián)RESURF裝置300與襯底310上的其它區(qū)及其它裝置進(jìn)行電隔離。如在圖3中所展示，隱埋式層314可形成為到襯底310上方的P-epi 312的毯覆植入。此與現(xiàn)有方法形成鮮明對比，且毯覆植入不需要掩模、光致抗蝕劑、圖案化及光致抗蝕劑剝除工藝，替代地可在不需要光掩模的情況下執(zhí)行NBL 314的離子植入?？赏ㄟ^將n型摻雜劑(例如磷或砷)植入到非常高濃度而形成NBL 314。舉例來說，可使用5×l0¹⁵原子/cm²的植入劑量。在替代布置中，可在執(zhí)行植入步驟之前使用掩模層來形成NBL 314。在此布置中，可在LDMOS裝置周圍形成n型槽結(jié)構(gòu)。

圖4在橫截面圖中描繪在構(gòu)造LDMOS裝置400時(shí)執(zhí)行的接下來的步驟。在圖4中，執(zhí)行直列式外延工藝以在n型隱埋式層NBL 414上方形成P型外延層416。還展示初始層p外延層412及襯底410，其如上文所描述而布置。

圖5在橫截面圖中描繪在額外連續(xù)制作步驟之后的LDMOS裝置500。在圖5中，使用掩模及圖案化工藝來執(zhí)行n型摻雜劑的一連串離子植入步驟以形成抗蝕劑圖案537。在p外延層516的一部分中形成數(shù)個(gè)離子植入?yún)^(qū)。舉例來說，在第一離子植入步驟中，通過在2MeV到3MeV的能量下且在1×10¹²原子/cm²到3×10¹²原子/cm²的植入劑量下進(jìn)行磷的離子植入而形成高電壓深N阱緩沖器518。

在深N阱緩沖器離子植入531之后，(例如)在600KeV到2MeV的植入能量及～2×l0¹²原子/cm²到～5×l0¹²原子/cm²的植入劑量下使用磷作為摻雜劑原子而執(zhí)行鏈?zhǔn)街踩胫械牡诙型離子植入(編號(hào)為533)。此在漂移區(qū)域522中形成n型摻雜區(qū)域。

仍參考圖5，執(zhí)行n型離子植入步驟鏈中的第三植入以在“JFET”區(qū)域(編號(hào)為524)中形成植入部。執(zhí)行離子植入535以形成JFET區(qū)域，在一個(gè)布置中，此植入可在l00Kev到350KeV的植入能量下且在～1×l0¹²原子/cm²到9×l0¹²原子/cm²的植入劑量下使用砷摻雜劑原子。以此方式，連續(xù)執(zhí)行n型離子植入鏈且不需要介入步驟或過程。由在這些植入步驟期間使用的掩模537形成n型阱，使得沿著線526形成p-n結(jié)。在執(zhí)行n型離子植入鏈之后，執(zhí)行被稱為驅(qū)動(dòng)步驟的熱步驟以使擴(kuò)散區(qū)域完整。

圖6在另一橫截面圖中圖解說明形成LDMOS裝置600的額外連續(xù)過程步驟。在圖6中，展示編號(hào)為651的離子植入步驟且所述離子植入步驟經(jīng)執(zhí)行以形成p型隱埋式層PBL 628。在一個(gè)布置中，此植入步驟是使用毯覆植入執(zhí)行，使得不需要掩模、圖案化及蝕刻步驟，且所使用的摻雜劑可為硼?？稍趶摹?×10¹²原子/cm²到8×10¹²原子/cm²的植入劑量下使用800KeV到2.5MeV的植入能量。包含在圖6中所展示的HV深N阱緩沖器(編號(hào)為618)及p隱埋式層PBL(編號(hào)為628)的布置形成用于LDMOS裝置的雙緩沖器特征。LDMOS裝置漂移區(qū)域電阻可通過本申請案的專用PBL緩沖器628到N阱漂移622區(qū)域電荷平衡RESURF設(shè)計(jì)而顯著減小。在本申請案的布置中，由于深結(jié)深度處的較高HV深N阱摻雜濃度而實(shí)現(xiàn)針對裝置導(dǎo)通狀態(tài)的非常低漂移區(qū)域電阻。漂移區(qū)域622(其將安置于如下文在稍后步驟中描述的隔離區(qū)域STI下方)可由PBL緩沖器628到HV深N阱618的漂移區(qū)域622之間的p-n結(jié)的耗盡區(qū)域隔離開，從而實(shí)現(xiàn)較高漏極到源極關(guān)斷狀態(tài)擊穿電壓。需要相對高PBL緩沖器摻雜濃度以使高摻雜N阱漂移區(qū)域622電荷平衡，且現(xiàn)有方法的LDMOS裝置中的NBL到高摻雜PBL低雪崩擊穿的問題通過所插入HV深N阱N型緩沖器層618而改進(jìn)。同樣，深溝槽隔離結(jié)構(gòu)(圖6中不可見，但在下文進(jìn)一步描述)可耦合到NBL 614且可針對LDMOS裝置而形成具有N型底部及側(cè)的經(jīng)隔離槽，從而進(jìn)一步改進(jìn)隔離。p-n結(jié)626如之前一樣布置。據(jù)稱，圖6的p型植入步驟可將p型隱埋式層或PBL 628插入到n型鏈?zhǔn)街踩氩恐小?/p>

在工藝中的此階段處，可在LDMOS裝置附近形成額外深溝槽隔離結(jié)構(gòu)。在一個(gè)布置中，深溝槽或“DT”區(qū)域可由氧化物或內(nèi)襯于溝槽的其它電介質(zhì)形成，其中P+材料形成于電介質(zhì)區(qū)域內(nèi)側(cè)且延伸到p外延層。在第二布置中，DT結(jié)構(gòu)可進(jìn)一步包含內(nèi)襯于溝槽且向下延伸到N隱埋式層的N+材料，且另外，N+材料可形成為通過電介質(zhì)材料與P+材料隔離，且延伸到NBL層以從N型槽結(jié)構(gòu)。DT結(jié)構(gòu)的使用為LDMOS裝置提供優(yōu)異的電隔離?？尚纬身敳總?cè)觸點(diǎn)以允許槽電耦合到電位以用于進(jìn)一步隔離及噪聲控制。

圖7在橫截面圖中描繪可與布置一起使用的深溝槽結(jié)構(gòu)700的一部分。深溝槽結(jié)構(gòu)700是在圖6中的PBL植入完成之后形成。舉例來說，深溝槽結(jié)構(gòu)可為其中電介質(zhì)內(nèi)襯于各側(cè)且P+材料758形成于中心部分中并延伸到p外延層712的溝槽。在圖7的布置中，深溝槽結(jié)構(gòu)進(jìn)一步包含N+材料754。電介質(zhì)部分756將N+部分與P+材料758隔離。N+材料754延伸穿過STI 752、N阱材料722/724、PBL 728、深N阱718且接觸N隱埋式層NBL 714。P+材料758延伸穿過所有這些層且延伸到P-epi層712中或穿過P-epi層712以接觸P襯底710。深溝槽700以橫截面展示但可圍繞在上文的各圖中所展示的LDMOS裝置延伸以便形成槽形溝槽，且具有N+材料754的N隱埋式層714可形成N型隔離槽。

在圖7中所形成的STI層752也用作LDMOS裝置的部分。在圖8中，展示在來自圖6的連續(xù)步驟(其包含在漂移區(qū)域上方形成STI絕緣體852)之后的LDMOS裝置800。在圖8中，LDMOS裝置800包含STI層852、JFET擴(kuò)散部824、漂移擴(kuò)散部822(其為N型擴(kuò)散部)、P-epi材料816以及由PBL 828及HV深N阱緩沖器818(其形成于n型隱埋式層NBL 814上方)形成的雙緩沖器、P型外延層812及P型襯底810及結(jié)826，其全部如上文所描述而布置。在替代布置中，可代替STI層852而使用LOCOS隔離部。

圖9描繪LDMOS裝置900且圖解說明用以形成裝置的額外過程步驟。在圖9中，執(zhí)行第一p型摻雜劑的鏈?zhǔn)街踩胍孕拚鸏DMOS裝置的D阱深上部/下部主體結(jié)構(gòu)中的摻雜劑水平。使用光掩模、抗蝕劑及圖案工藝形成抗蝕劑層947。一連串p型植入以編號(hào)為971的植入開始，例如在從～3×10¹²原子/cm²到～8×10¹²原子/cm²的植入劑量下使用硼作為摻雜劑且使用～1MeV到2MeV的植入能量。此植入在p-epi層916中形成擴(kuò)散區(qū)域954且形成深上部(擴(kuò)散部956)/下部(擴(kuò)散部954)主體區(qū)域的一部分。在編號(hào)為971的植入之后，執(zhí)行第二植入973。在此離子植入步驟中，在先前擴(kuò)散區(qū)域上面形成擴(kuò)散區(qū)域956。在一個(gè)布置中，此第二植入是使用硼植入執(zhí)行，其中植入能量介于400KeV到～800KeV之間，其中植入劑量介于8×10¹²原子/cm²到～5×10¹³原子/cm²之間。向下深入主體擴(kuò)散部954用于將D阱與PBL連結(jié)，且向上深入主體擴(kuò)散部956用于對靠近于STI 952底部隅角區(qū)的N阱JFET區(qū)域924構(gòu)建分布式電荷平衡區(qū)域以實(shí)現(xiàn)橫向JFET RESURF。在圖9中，襯底910、p外延層912、NBL 914、深N阱緩沖器918及PBL 928、N阱漂移區(qū)域922全部如上文所描述而布置。

圖10在用于形成LDMOS裝置1000的下一連續(xù)步驟中進(jìn)行圖解說明。在圖10中展示額外鏈?zhǔn)诫x子共植入。此共植入與圖9中的深上部/下部主體植入共享相同抗蝕劑圖案及光掩模以形成額外擴(kuò)散區(qū)域1058以實(shí)現(xiàn)淺主體及有效溝道區(qū)域。此額外擴(kuò)散區(qū)域1058控制靠近于襯底表面的場效應(yīng)且此CHANNEL RESURF來自靠近裝置漏極側(cè)上的溝道區(qū)域的子表面電荷平衡，所述子表面電荷平衡通過D阱淺主體(來自共植入擴(kuò)散部1058的p型離子)到靠近STI 1052的側(cè)壁的HV深N阱的頂部部分進(jìn)行調(diào)整。本申請案的布置的溝道resurf及JFET resurf擴(kuò)散概念的使用解決溝道熱載流子問題，從而允許使用短溝道裝置而不形成現(xiàn)有方法的溝道熱載流子。同樣，JFET區(qū)域電阻由于此區(qū)域中的較均勻電流流動(dòng)而減小。圖10中的離子植入步驟1075及1076是使用共植入到擴(kuò)散區(qū)域1058中的p型及n型植入離子而執(zhí)行，在擴(kuò)散區(qū)域1058中n型區(qū)用作裝置n型源的部分且共植入p型區(qū)域形成裝置D阱淺主體。兩個(gè)植入均可經(jīng)調(diào)整以控制LDMOS裝置有效溝道區(qū)域。在實(shí)例性共植入步驟1075中，展示為1075的p型植入可使用1×l0¹³原子/cm²到～3×10¹⁴原子/cm²的植入劑量在60Kev到260KeV的植入能量下使用硼作為摻雜劑原子而執(zhí)行。針對n型共植入1076，砷可在～2×l0¹³原子/cm²到～1×l0¹⁵原子/cm²的植入劑量下以～20KeV到～220KeV的植入能量植入。這些共植入步驟形成裝置的淺主體擴(kuò)散區(qū)域1058，從而針對所形成的LDMOS裝置1000減小溝道區(qū)域的表面處的電場。

漂移resurf、JFET resurf及溝道resurf植入步驟級(jí)聯(lián)在一起以改進(jìn)從裝置漏極到漂移區(qū)域且到JFET及溝道區(qū)域的裝置電場分布以用于提供高性能LDMOS裝置。

圖10中所圖解說明的其余元件STI 1052、JFET擴(kuò)散部1024、N阱中的漂移擴(kuò)散部1022、p隱埋式層1028、HV深N阱緩沖器1018、n隱埋式層NBL 1014、p外延層1012、襯底1010且如之前一樣布置。主體擴(kuò)散部1054、1056及1058在p外延層1016的主體區(qū)域中提供額外性能，所述主體區(qū)域形成LDMOS裝置的D阱。如下文所描述，LDMOS裝置的源極觸點(diǎn)及主體觸點(diǎn)將形成于此D阱區(qū)域上方。結(jié)1026形成于p-epi材料1016中的D阱區(qū)域與N阱區(qū)域之間。

圖11在又一橫截面圖中描繪用以形成LDMOS裝置1100的柵極及柵極電介質(zhì)的連續(xù)步驟。柵極電介質(zhì)層1180(其通常為二氧化硅、氧化鉿或其它絕緣材料且具有介于～1nm與～45nm之間的厚度)通過已知方法形成于襯底1110的頂部上。通過LDMOS裝置所要的柵極電壓額定(例如柵極電壓1.5V、3.3V、5V及12V)而確定柵極電介質(zhì)材料及厚度的選擇。在形成本申請案的方面的一個(gè)布置中，襯底1110的其它部分中的額外NMOS柵極及PMOS柵極電介質(zhì)層或柵極絕緣體(圖11中未展示)可用類似材料及類似厚度制作，且可在時(shí)間上與LDMOS柵極電介質(zhì)1180同時(shí)形成。替代地，PMOS及NMOS柵極電介質(zhì)可獨(dú)立于具有不同材料及/或厚度的LDMOS柵極電介質(zhì)而形成。

仍參考圖11，柵極1182形成于柵極電介質(zhì)1180的頂部上。柵極1182通常由多晶硅(被稱為polysilicon)形成。多晶硅沉積于柵極電介質(zhì)層上方且也可沉積于NMOS及PMOS柵極電介質(zhì)層(未展示)上方以在襯底1110上的其它地方形成NMOS及PMOS柵極結(jié)構(gòu)。

圖11中所圖解說明的其余元件STI 1152、JFET擴(kuò)散部1124、N阱中的漂移擴(kuò)散部1122、p隱埋式層1128、HV深N阱緩沖器1118、n隱埋式層NBL 1114、p外延層1112、襯底110及1126處的結(jié)如之前一樣布置。D阱或主體擴(kuò)散部1154、1156及共植入?yún)^(qū)域1158在p外延層1116的主體區(qū)域中提供額外性能，所述主體區(qū)域形成LDMOS裝置的D阱。如下文所描述，LDMOS裝置的源極觸點(diǎn)及主體觸點(diǎn)將形成于此D阱區(qū)域上方。結(jié)1126形成于p-epi材料1016中的D阱區(qū)域與N阱區(qū)域之間。

圖12在另一橫截面圖中描繪額外處理步驟之后的LDMOS裝置1200。柵極光致抗蝕劑圖案(為簡便起見未圖解說明)經(jīng)施加于柵極1282上方且針對蝕刻工藝而圖案化。通過已知蝕刻方法移除任何非所要柵極多晶硅及下伏柵極電介質(zhì)的非所要部分。接著還移除柵極光致抗蝕劑。安置于半導(dǎo)體襯底1210的位于襯底1210中的其它地方且在圖12中不可見的部分中的任何NMOS及/或PMOS晶體管的柵極結(jié)構(gòu)可在LDMOS柵極多晶硅1282形成時(shí)同步圖案化。在形成本申請案的額外方面的一些布置中，替換柵極(例如金屬柵極)可在稍后處理步驟處替換多晶硅柵極1282。如在圖12中所展示，柵極側(cè)壁間隔件1288于是由絕緣體形成，例如氧化物層、氮氧化物層或氮化物層。柵極間隔件1288可通過氧化物沉積或通過其它已知技術(shù)形成。柵極間隔件接著通過各向異性蝕刻步驟形成。關(guān)于本文中所描述的其它步驟，可同步形成在圖12中不可見的襯底1210的其它部分中同時(shí)制作的NMOS及/或PMOS裝置的柵極結(jié)構(gòu)。

仍參考圖12，通過使用低電壓PMOS N阱植入而形成淺N阱1290，淺N阱1290通常在柵極氧化物及柵極多晶硅工藝步驟之前形成。在實(shí)例性布置中，針對LDMOS漏極區(qū)域的此阱1290也與針對制作于襯底1210上的其它地方的CMOS裝置而形成的N阱區(qū)域同時(shí)形成。

進(jìn)一步仍參考圖12，在額外處理步驟中形成P+主體觸點(diǎn)(標(biāo)記為B)、N+源極觸點(diǎn)(標(biāo)記為S)及漏極觸點(diǎn)(標(biāo)記為D)。在布置中，觸點(diǎn)植入步驟還經(jīng)執(zhí)行以形成針對位于襯底上的其它地方的CMOS裝置的源極觸點(diǎn)及漏極觸點(diǎn)。還形成到柵極的觸點(diǎn)G。

圖12中所展示的橫截面圖解說明基本上完整LDMOS裝置1200。LDMOS裝置1200包含主體觸點(diǎn)B、源極觸點(diǎn)S、柵極觸點(diǎn)G及漏極觸點(diǎn)D，由HV深N阱緩沖器1218及p型隱埋式層PBL 1228形成的雙緩沖器，形成漂移及JFET resurf擴(kuò)散部的漂移區(qū)域resurf植入部1222、1224，D阱區(qū)域中的上/下主體擴(kuò)散部1256、1254，及通過共植入工藝形成的溝道resurf擴(kuò)散部1258。NBL 1214、p外延層1212及襯底1210全部如之前一樣布置。

在操作中，溝道區(qū)域1285形成于介于標(biāo)記為“S”的源極N+區(qū)域與介于p型D阱區(qū)域與n型漂移區(qū)域之間的p-n結(jié)1226之間的柵極區(qū)域下面。當(dāng)大于閾值的電位施加到柵極端子G時(shí)，反轉(zhuǎn)區(qū)域形成且載流子可從標(biāo)記為S的N+源極區(qū)域跨越溝道行進(jìn)且行進(jìn)到漂移區(qū)域中，且接著漂移到STI絕緣體1252下面的N+漏極區(qū)域D。由上文所描述的鏈?zhǔn)诫x子植入步驟形成的在溝道、主體區(qū)域及漂移區(qū)域中的各種經(jīng)摻雜擴(kuò)散部的使用減小表面場效應(yīng)以提供“resurf”裝置、增加擊穿電壓BVdss且提供合理低的漏極到源極導(dǎo)通電阻Rdson以實(shí)現(xiàn)高性能LDMOS晶體管。

圖13在另一橫截面圖中描繪完成的LDMOS裝置1300，LDMOS裝置1300是與在CMOS半導(dǎo)體制作工藝內(nèi)形成的MOS晶體管同時(shí)構(gòu)建。圖13圖解說明同時(shí)在襯底上形成CMOS裝置及LDMOS裝置兩者的能力。LDMOS裝置1300包含主體觸點(diǎn)B、源極觸點(diǎn)S、柵極觸點(diǎn)G及漏極觸點(diǎn)D，由HV深N阱緩沖器1318及p型隱埋式層PBL 1328形成的雙緩沖器，形成漂移及JFET resurf擴(kuò)散部的漂移區(qū)域resurf植入部1322、1324，D阱區(qū)域中的上/下主體擴(kuò)散部1356、1354，及通過共植入工藝形成的溝道resurf擴(kuò)散部1358。p-n結(jié)1326形成于p-epi區(qū)域1316中的D阱區(qū)域與N阱區(qū)域之間。深溝槽隔離結(jié)構(gòu)1301通過延伸到且接觸NBL 1314的n型材料1362及延伸到襯底1310的p型材料1364形成，且包含電介質(zhì)區(qū)域1364以將兩種材料彼此隔離。在低電壓CMOS區(qū)域1302中，PMOS晶體管展示為形成有位于淺N阱1372中的標(biāo)記為S1的源極觸點(diǎn)、標(biāo)記為G1的柵極及標(biāo)記為D1的漏極觸點(diǎn)，具有單獨(dú)的N+N阱觸點(diǎn)(圖13中未展示)。如上文所描述，在鏈?zhǔn)街踩胫笥靡孕纬蒐DMOS裝置的一些工藝步驟可在形成用于LDMOS裝置及CMOS裝置兩者的結(jié)構(gòu)時(shí)使用，從而實(shí)現(xiàn)在襯底1310中進(jìn)行兩種類型的裝置的同時(shí)制作。舉例來說，針對兩種類型的裝置同時(shí)形成多晶硅柵極材料G、G1。以此方式，高度集成電路裝置(例如，LDMOS高側(cè)驅(qū)動(dòng)器及用于控制所述驅(qū)動(dòng)器的相關(guān)聯(lián)高電壓CMOS控制電路)可形成于硅襯底上的單個(gè)集成電路中。

圖14在流程圖中圖解說明用于形成實(shí)例性布置中的LDMOS裝置的方法的步驟。在圖14中，方法在步驟1401處以P襯底上方的p外延層開始。在步驟1403處，通過離子植入執(zhí)行N型隱埋式層的毯覆形成。在實(shí)例中，離子植入使用非常高濃度，使用高達(dá)5×10¹⁵原子/cm²n型摻雜劑的植入劑量。在一種方法中，在不需要掩模的情況下形成毯覆n型隱埋式層。在替代方法中，使用掩模層且完成選擇性植入。在此方法中，稍后形成接觸NBL材料的深N結(jié)構(gòu)以在LDMOS裝置周圍完成n型槽。

在圖14中的步驟1405處，形成P材料的直列式外延層以提供用于LDMOS裝置(深N阱區(qū)域及主體區(qū)域)且用于可同時(shí)形成于襯底上的CMOS裝置的基礎(chǔ)材料。

在步驟1407處，執(zhí)行鏈?zhǔn)絥型離子植入。所述鏈中的第一植入以從1×10¹²原子/cm²到3×10¹²原子/cm²的劑量在2MeV到3MeV的植入能量下使用磷作為摻雜劑原子。此植入形成高電壓深N阱緩沖器層，如上文所描述。接著再次使用n型摻雜劑(例如磷)而以從2×l0¹²原子/cm²到～5×l0¹²原子/cm²的植入劑量在從600KeV到～2MeV的能級(jí)下執(zhí)行n型鏈中的第二植入。此植入形成漂移區(qū)域中的用于裝置漂移resurf控制的擴(kuò)散部。接下來，例如使用砷以從l×l0¹²原子/cm²到～9×l0¹²原子/cm²的劑量在從～100KeV到～350KeV的能級(jí)下執(zhí)行n型鏈中的第三n型植入以形成JFET區(qū)域中的擴(kuò)散部，如上文所描述。在雙緩沖器上方使用這些植入?yún)^(qū)域改進(jìn)經(jīng)級(jí)聯(lián)resurf LDMOS裝置的性能。

在步驟1409處，形成插入到由n型鏈?zhǔn)街踩胄纬傻膎型擴(kuò)散部中的p隱埋式層。此p型隱埋式層或PBL是通過硼的離子植入而形成，例如在從～800KeV到～2.5MeV的植入能量下，從～3×l0¹²原子/cm²到～8×l0¹²原子/cm²。PBL層上覆于HV深N阱N型緩沖器區(qū)域上以形成針對LDMOS晶體管的雙緩沖器結(jié)構(gòu)及漂移區(qū)域resurf設(shè)計(jì)，如上文所描述。

在圖14中的步驟1411處，形成隔離結(jié)構(gòu)。如果已在毯覆步驟中形成在步驟1403處形成的n型隱埋式層NBL，那么可使用例如在圖7或圖13中所展示的深溝槽隔離結(jié)構(gòu)。在替代方法中，如果在形成步驟1403處的NBL時(shí)使用掩模，那么隔離結(jié)構(gòu)可為深n型觸點(diǎn)以與n型隱埋式層一起在LDMOS裝置的區(qū)周圍形成槽。

如在圖14中所展示，方法接著過渡到圖15中的步驟1501。

在圖15中，流程圖繼續(xù)。圖15展示用于形成LDMOS晶體管的方法的其余步驟。在步驟1501處，形成用于LDMOS晶體管的淺溝槽隔離或STI區(qū)域。同時(shí)，可在襯底的其它區(qū)域中形成用于CMOS晶體管的額外STI區(qū)域，如上文所描述。在步驟1503處，執(zhí)行第一串p型植入以完成D阱的第一部分或LDMOS裝置的深上部/下部主體區(qū)域。下部主體部分用于將D阱與PBL連接，且上部主體部分用于靠近LDMOS裝置的STI隅角區(qū)域的底部支持JFET resurf。以3×10¹²原子/cm²到～8×l0¹²原子/cm²之間的植入劑量在1MeV到2MeV的植入能量下(例如)使用硼作為摻雜劑原子而執(zhí)行第一植入；接著以從～8×l0¹²原子/cm²到～5×l0¹³原子/cm²的植入劑量以～400KeV到～800KeV的植入能量而使用硼執(zhí)行第二p型植入。

在步驟1503之后，使用相同D阱植入掩模層連續(xù)執(zhí)行第二共植入鏈1505，例如使用硼作為p型摻雜劑且使用砷作為n型摻雜劑。以從～60KeV到～260KeV的植入能量且以從～l×l0¹³原子/cm²到～3×l0¹⁴原子/cm²的植入劑量執(zhí)行p型植入；以從～20KeV到～220KeV的植入能量及從～2×10¹³原子/cm²到～1×10¹⁵原子/cm²的植入劑量執(zhí)行n型植入。如上文所描述，共植入形成具有用于LDMOS裝置的溝道resurf設(shè)計(jì)的淺主體及有效溝道區(qū)域。

在本申請案的布置中，漂移resurf、JFET resurf及溝道resurf離子植入級(jí)聯(lián)在一起以改進(jìn)從裝置漏極漂移區(qū)到JFET及溝道區(qū)域的裝置電場分布以實(shí)現(xiàn)LDMOS裝置的高性能。

在圖15中的步驟1507處，方法繼續(xù)。在此步驟處，用于形成LDMOS裝置的其余結(jié)構(gòu)(例如柵極電介質(zhì)、柵極導(dǎo)體、源極、主體區(qū)域及漏極區(qū)域)的同時(shí)工藝步驟可與用于在襯底上的其它地方制作CMOS裝置(例如PMOS及NMOS晶體管)的類似步驟同時(shí)執(zhí)行。以此方式，高度集成電路裝置可制成并入有各布置的LDMOS裝置。在圖15中的步驟1509處，所圖解說明方法結(jié)束。在執(zhí)行圖14及15中所展示的方法之后，半導(dǎo)體制作工藝?yán)^續(xù)使用常規(guī)步驟(包含硅化物形成、層間電介質(zhì)、導(dǎo)通體及觸點(diǎn)形成、金屬沉積及圖案化等等)而將結(jié)構(gòu)連接到金屬化圖案，以使用上部導(dǎo)電層(例如金屬導(dǎo)體)將LDMOS裝置的源極、主體、漏極及柵極端子及CMOS裝置(如果有的話)的源極、漏極及柵極端子耦合到各種信號(hào)。

使用圖14及15中所展示的方法，可使用僅具有兩個(gè)額外掩模層級(jí)(一個(gè)用于n型漂移區(qū)域且一個(gè)用于D阱或主體區(qū)域)的標(biāo)準(zhǔn)CMOS半導(dǎo)體工藝獲得具有優(yōu)越性能的LDMOS裝置。使用單個(gè)掩模在連續(xù)步驟中執(zhí)行鏈?zhǔn)街踩?。用于布置中的雙緩沖器的n型隱埋式層及p型隱埋式層可在不使用掩模的情況下在毯覆離子植入中形成，如上文所描述，借此減少制造成本。

使用雙緩沖器及經(jīng)級(jí)聯(lián)resurf擴(kuò)散布置形成的實(shí)例性LDMOS裝置已獲得性能計(jì)量，如上文所描述。所述裝置在與使用現(xiàn)有方法獲得的裝置(例如圖1中所展示的裝置)相比時(shí)展現(xiàn)出優(yōu)越的擊穿電壓及經(jīng)減小電阻。

使用上文所描述的布置及結(jié)構(gòu)獲得的LDMOS裝置展示了與現(xiàn)有方法相較特定導(dǎo)通電阻32.6％的平均減小，且在10年DC的最大Id轉(zhuǎn)變方面滿足汽車工業(yè)指南。

從制造成本及復(fù)雜性的觀點(diǎn)來看，用于形成具有雙緩沖器及經(jīng)級(jí)聯(lián)resurf擴(kuò)散部的LDMOS裝置的方法提供較低掩模計(jì)數(shù)LDMOS工藝。此外，使用本申請案的布置獲得的裝置導(dǎo)通電阻Rdson低于已知現(xiàn)有方法。

可在所描述實(shí)施例中作出修改，且其它實(shí)施例在權(quán)利要求書的范圍內(nèi)為可能的。舉例來說，也可在步驟的次序方面及在步驟的數(shù)目方面作出修改。