本申請要求2015年5月20日提交的美國臨時申請第62/164,223號的權益，其全部內(nèi)容結合于此作為參考。

技術領域

本發(fā)明的實施例涉及集成電路器件，更具體地，涉及半導體器件結構的結構和形成方法。

背景技術：

半導體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速增長。IC材料和設計中的技術進步已經(jīng)產(chǎn)生了多代IC。每一代都比上一代具有更小和更復雜的電路。

在IC演化工藝中，功能密度(即，每芯片面積的互連器件的數(shù)量)已經(jīng)普遍增大，而幾何尺寸(即，可以使用制造工藝產(chǎn)生的最小組件(或線))已經(jīng)減小。這種按比例縮小工藝通常通過提高生產(chǎn)效率和降低相關成本來提供益處。例如，電路設計者期待新穎結構以帶來改進的性能，這導致了諸如鰭式場效應晶體管(FinFET)的三維設計的發(fā)展。FinFET由從襯底向上延伸的薄且垂直的“鰭”(或鰭結構)制造。在這個垂直鰭中形成FinFET的溝道。在鰭上方提供柵極以允許柵極從多個側(cè)面控制溝道。FinFET的優(yōu)勢可以包括短溝道效應的減小、減少的泄漏和更高的電流。

然而，這些進步增加了處理和制造IC的復雜性。由于部件尺寸不斷減小，制造工藝不斷地變得更加難以實施。因此，形成尺寸越來越小的可靠的半導體器件是一個挑戰(zhàn)。

技術實現(xiàn)要素：

本發(fā)明的實施例提供了一種半導體器件結構，包括：鰭結構，位于半 導體襯底上方；以及柵極堆疊件，覆蓋部分所述鰭結構，其中，所述柵極堆疊件包括第一部分和鄰近所述鰭結構的第二部分，并且所述第一部分寬于所述第二部分。

本發(fā)明的另一實施例提供了一種半導體器件結構，包括：鰭結構，位于半導體襯底上方；柵極堆疊件，覆蓋部分所述鰭結構；以及凹槽，從所述柵極堆疊件的側(cè)壁朝向所述柵極堆疊件的內(nèi)部和所述鰭結構的側(cè)壁延伸。

本發(fā)明的又一實施例提供了一種用于形成半導體器件結構的方法，包括：在半導體襯底上方形成鰭結構；在所述半導體襯底上方形成柵極堆疊件以覆蓋部分所述半導體鰭；以及部分地去除所述柵極堆疊件，使得所述柵極堆疊件包括第一部分和鄰近所述鰭結構的第二部分，并且所述第一部分寬于所述第二部分。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應該指出，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清除的討論，各個部件的尺寸可以任意的增大或減小。

圖1A至圖1B是根據(jù)一些實施例的用于形成半導體器件結構的工藝的各個階段的立體圖。

圖2A至圖2B是根據(jù)一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。

圖3A至圖3D是根據(jù)一些實施例的用于半導體器件結構的工藝的各個階段的截面圖。

圖4是根據(jù)一些實施例的半導體器件結構的截面圖。

圖5A至圖5B是根據(jù)一些實施例的半導體器件結構的截面圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上 方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實施例中重復參考標號或字符。該重復是為了簡單和清楚的目的。并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。

描述了本發(fā)明的一些實施例。圖1A至圖1B是根據(jù)一些實施例的用于形成半導體器件結構的各個工藝階段的立體圖。在圖1A至圖1B中描述的階段之前、期間和/或之后可以提供額外的操作。對于不同的實施例，可以替換或消除所描述的一些階段。額外的部件可以添加至半導體器件結構。對于不同的實施例，可以替換或消除下面所描述的一些部件。

如圖1A所示，提供半導體襯底100。在一些實施例中，半導體襯底100是塊狀半導體襯底，諸如半導體晶圓。例如，半導體襯底100是硅晶圓。半導體襯底100可以包括硅或諸如鍺的其他元素半導體材料。在一些其他實施例中，半導體襯底100包括化合物半導體?；衔锇雽w可以包括砷化鎵、碳化硅、砷化銦、磷化銦、其它合適的材料或它們的組合。

在一些實施例中，半導體襯底100包括絕緣體上半導體(SOI)襯底。SOI襯底可以使用注氧隔離(SIMOX)工藝、晶圓接合工藝、其它適用的方法或它們的組合制造。

如圖1A所示，根據(jù)一些實施例，形成一個或多個鰭結構。在一些實施例中，在半導體襯底100中形成多個凹槽(或溝槽)。因此，在凹槽之間形成包括鰭結構102的多個鰭結構。為簡單起見，僅示出一個鰭結構。在一些實施例中，一種或多種光刻和蝕刻工藝用于形成凹槽。

如圖1A所示，根據(jù)一些實施例，在凹槽中形成隔離部件104以圍繞鰭 結構102的下部。在一些實施例中，隔離部件104連續(xù)地圍繞鰭結構102的下部。隔離部件104用于限定和電隔離形成在半導體襯底100中和/或上方的各種器件元件。在一些實施例中，隔離部件104包括淺溝槽隔離(STI)部件、硅的局部氧化(LOCOS)部件、其它合適的隔離部件或它們的組合。

在一些實施例中，每個隔離部件104都具有多層結構。在一些實施例中，隔離部件104由介電材料制成。介電材料可以包括氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低-K介電材料、其它合適的材料或它們的組合。在一些實施例中，形成STI襯墊(未示出)以減少半導體襯底100和隔離部件104之間的界面處的晶體缺陷。STI襯墊也可以用于減少鰭結構和隔離部件104之間的界面處的晶體缺陷。

在一些實施例中，在半導體襯底100上方沉積介電材料層。介電材料層覆蓋包括鰭結構102的鰭結構并且填充鰭結構之間的凹槽。在一些實施例中，使用化學汽相沉積(CVD)工藝、旋涂工藝、其它適用的工藝或它們的組合沉積介電材料層。在一些實施例中，實施平坦化工藝以削薄介電材料層。例如，削薄介電材料層直到暴露出鰭結構102。平坦化工藝可以包括化學機械拋光(CMP)工藝、研磨工藝、蝕刻工藝、其它適用的工藝或它們的組合。之后，介電材料層被回蝕刻至低于鰭結構102的頂部。因此，形成隔離部件104。如圖1A所示，根據(jù)一些實施例，包括鰭結構102的鰭結構突出于隔離部件104的頂面。

如圖1A所示，根據(jù)一些實施例，在隔離部件104和鰭結構102上方沉積柵極介電層106。在一些實施例中，柵極介電層106由氧化硅、氮化硅、氮氧化硅、具有高介電常數(shù)(高-K)的介電材料、其它合適的介電材料或它們的組合制成。高-K介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其它合適的高-K材料或它們的組合。在一些實施例中，柵極介電層106是隨后將被去除的偽柵極介電層。在一些其它實施例中，未形成柵極介電層106。

在一些實施例中，使用化學汽相沉積(CVD)工藝、原子層沉積(ALD)工藝、熱氧化工藝、物理汽相沉積(PVD)工藝、其它適用的工藝或它們 的組合沉積柵極介電層106。

之后，如圖1A所示，根據(jù)一些實施例，在柵極介電層106上方形成柵電極108以覆蓋部分鰭結構102。在一些實施例中，柵電極108是將被金屬柵電極代替的偽柵電極。在一些實施例中，柵電極108由多晶硅制成。

在一些實施例中，柵電極層沉積在柵極介電層106上方。可以使用CVD工藝或其它適用的工藝沉積柵電極層。在一些實施例中，柵電極層由多晶硅制成。之后，根據(jù)一些實施例，在柵電極層上方形成圖案化的硬掩摸層(未示出)。圖案化的硬掩摸層用于將柵電極層圖案化成包括柵電極108的一個或多個柵電極。

在一些實施例中，圖案化的硬掩摸層包括第一硬掩摸層和第二硬掩摸層。第一硬掩摸層位于柵電極層和第二硬掩摸層之間。在一些實施例中，第一硬掩摸層由氮化硅制成。在一些實施例中，第二硬掩摸層由氧化硅制成。在一些實施例中，第一硬掩摸層和第二硬掩摸層由氮化硅、氧化硅、碳化硅、諸如氮化鈦和/或氮化鉭的金屬氮化物、其它合適的材料或它們的組合制成。在一些實施例中，第二硬掩摸層厚于第一硬掩摸層。一個或多個額外的硬掩摸層可以添加至圖案化的硬掩摸。

在一些實施例中，蝕刻工藝用于部分地去除柵電極層以及形成包括柵電極108的柵電極。在一些實施例中，蝕刻工藝包括多個蝕刻操作。在一些實施例中，蝕刻工藝包括第一蝕刻操作、第二蝕刻操作和第三蝕刻操作。在一些實施例中，在第一蝕刻操作之后，形成具有圖1A中示出的輪廓的柵電極108。

在一些實施例中，第一蝕刻操作是等離子體蝕刻操作。在一些實施例中，在第一蝕刻操作中使用的蝕刻劑包括氣體混合物。在一些實施例中，激發(fā)氣體混合物以生成用于實施第一蝕刻操作的等離子體。在一些實施例中，氣體混合物包括HBr、Cl₂、CF₄、C₂F₆、C₂F₄、Ar、He、CH₄、O₂、N₂、其它類似的氣體、其它合適的氣體或它們的組合。

在第一蝕刻操作期間，氣體混合物的組分可以根據(jù)需求而改變。在一些實施例中，用于實施第一蝕刻操作的壓力在從約10毫托至約500毫托的范圍內(nèi)。在一些實施例中，用于實施第一蝕刻操作的操作功率在從約10W 至約1500W的范圍內(nèi)。在一些實施例中，用于實施第一蝕刻操作的操作溫度在從約20℃至約120℃的范圍內(nèi)。在一些實施例中，用于實施第一蝕刻操作的操作時間在從約1秒至約1000秒的范圍內(nèi)。

圖2A至圖2B是根據(jù)一些實施例的用于形成半導體器件結構的各個工藝階段的截面圖。在一些實施例中，圖2A是圖1A中示出的結構的截面圖。在一些實施例中，截面圖沿著假想面P截取。假想面P平行于半導體襯底100的主表面并且和突出于隔離部件104之上的鰭結構102相交。

如圖2A所示，柵電極108包括第一部分109a和第二部分109b。第二部分109b位于第一部分109a和鰭結構102之間。在一些實施例中，第二部分109b鄰近鰭結構102。在一些實施例中，第二部分109b寬于第一部分109a。在一些實施例中，第一部分109a和第二部分109b基本上與鰭結構102一樣高。

如圖1A和圖2A所示，根據(jù)一些實施例，柵電極108的第二部分109b包括突出部分110。突出部分110可以由第一蝕刻操作形成。在一些實施例中，如圖1A和圖2A所示，突出部分110與在鰭結構102的側(cè)壁103上方延伸的部分柵極介電層106直接接觸。在一些其它實施例中，去除鰭結構102的側(cè)壁上的部分柵極介電層106。在這些情況下，突出部分110與鰭結構102的其中一個側(cè)壁(諸如側(cè)壁103)直接接觸。

如圖2A所示，柵電極108具有第一寬度W₁和第二寬度W₂。第二寬度W₂是鄰近鰭結構102或鰭結構102的側(cè)壁上方的柵極介電層106的柵電極108的部分的寬度。在一些實施例中，寬度W₂大于寬度W₁。在一些實施例中，寬度W₁在從約20nm至約45nm的范圍內(nèi)。在一些實施例中，寬度W₂在從約30nm至約60nm的范圍內(nèi)。在一些實施例中，第一部分109a的寬度基本相同。例如，第一部分109a的每個寬度都等于W₁。

在一些實施例中，突出部分110沿著朝向鰭結構102的側(cè)壁103的方向變寬。在一些實施例中，突出部分110沿著朝向側(cè)壁103的方向逐漸變寬。如圖1A和圖2A所示，突出部分110具有表面111。在一些實施例中，表面111是彎曲表面。在一些實施例中，表面111的曲率中心設置于柵電極108的外側(cè)。

之后，根據(jù)一些實施例，實施第二蝕刻操作以在柵電極108上方形成保護膜(未示出)。在一些實施例中，保護膜包括聚合物膜。在一些實施例中，保護膜形成在區(qū)域A上方，柵電極108的突出部分110設置在區(qū)域A中。如圖1A所示，保護膜也形成在區(qū)域B和區(qū)域C上方。在一些實施例中，聚合物膜的厚度是不均勻的。在一些實施例中，在區(qū)域B上方形成的部分保護膜厚于區(qū)域A上方形成的部分保護膜。在一些實施例中，在區(qū)域C上方形成的部分保護膜厚于區(qū)域B上方形成的部分保護膜。

在一些實施例中，在實施第一蝕刻操作的工藝室中原位實施第二蝕刻操作。在一些實施例中，在第一蝕刻操作之后且沒有將圖1A中示出的結構取出工藝室時立即實施第二蝕刻操作。在一些實施例中，在第二蝕刻操作中使用氣體混合物以形成保護膜。在一些實施例中，激發(fā)氣體混合物以生成用于形成保護膜的等離子體。

在一些實施例中，氣體混合物包括CH₄、O₂、CHF₃、CH₂F₂、CH₃F、N₂、其它類似的氣體、其它合適的氣體或它們的組合。在第二蝕刻操作期間，氣體混合物的組分可以根據(jù)需求而改變。在一些實施例中，用于實施第二蝕刻操作的壓力在從約10毫托至約100毫托的范圍內(nèi)。在一些實施例中，用于實施第二蝕刻操作的操作功率在從約10W至約500W的范圍內(nèi)。在一些實施例中，用于實施第二蝕刻操作的操作溫度在從約20℃至約120℃的范圍內(nèi)。在一些實施例中，用于實施第二蝕刻操作的操作時間在從約1秒至約100秒的范圍內(nèi)。

之后，如圖1B和圖2B所示，根據(jù)一些實施例，實施第三蝕刻操作(或再蝕刻操作)以部分地去除柵電極108。在一些實施例中，然后實施第四蝕刻操作(或過蝕刻操作)。在一些實施例中，如圖1B和圖2B所示，在第三和第四蝕刻操作之后，在柵電極108和鰭結構102的側(cè)壁上方的柵極介電層106之間形成凹槽112。如圖1B和圖2B所示，在一些實施例中，每個凹槽112都從柵電極108的側(cè)壁107朝向柵電極108的內(nèi)部和鰭結構102的側(cè)壁103延伸。

在一些實施例中，在實施第一蝕刻操作和第二蝕刻操作的相同工藝室中原位實施第三蝕刻操作。在一些實施例中，也在相同工藝室中原位實施 第四蝕刻操作。在一些實施例中，在完成第一、第二、第三和第四蝕刻操作之前，圖1A中示出的結構設置于工藝室中而沒有被移動。

如上所述，在區(qū)域A或柵電極108的突出部分110上方的保護膜的部分薄于區(qū)域B或區(qū)域C上方的保護膜。由于區(qū)域A處的保護膜更薄，因此，在第三蝕刻操作(和第四蝕刻操作)之后，相比于于區(qū)域B或區(qū)域C處的保護膜，區(qū)域A處的更大量的柵電極108被去除。因而，去除突出部分110，并且形成凹槽112。

在一些實施例中，第三蝕刻操作是等離子體蝕刻操作。在一些實施例中，在第三蝕刻操作中使用的蝕刻劑包括氣體混合物。在一些實施例中，激發(fā)氣體混合物以生成用于實施第三蝕刻操作的等離子體。在一些實施例中，氣體混合物包括HBr、Cl₂、CF₄、C₂F₆、C₂F₄、Ar、He、CH₄、O₂、N₂、其它類似的氣體、其它合適的氣體或它們的組合。在第三蝕刻操作期間，氣體混合物的組分可以根據(jù)需求而改變。在一些實施例中，用于實施第三蝕刻操作的壓力在從約10毫托至約300毫托的范圍內(nèi)。在一些實施例中，用于實施第三蝕刻操作的操作功率在從約10W至約500W的范圍內(nèi)。在一些實施例中，用于實施第三蝕刻操作的操作溫度在從約20℃至約100℃的范圍內(nèi)。在一些實施例中，用于實施第三蝕刻操作的操作時間在從約1秒至約300秒的范圍內(nèi)。

在一些實施例中，第四蝕刻操作是等離子體蝕刻操作。在一些實施例中，在第四蝕刻操作中使用的蝕刻劑包括氣體混合物。在一些實施例中，激發(fā)氣體混合物以生成用于實施第四蝕刻操作的等離子體。在一些實施例中，氣體混合物包括CF₄、C₂F₆、C₂F₄、Cl₂、CHF₃、CH₂F₂、CH₃F、Ar、He、N₂、O₂、其它類似的氣體、其它合適的氣體或它們的組合。在第四蝕刻操作期間，氣體混合物的組分可以根據(jù)需求而改變。在一些實施例中，用于實施第四蝕刻操作的壓力在從約10毫托至約500毫托的范圍內(nèi)。在一些實施例中，用于實施第四蝕刻操作的操作功率在從約10W至約1400W的范圍內(nèi)。在一些實施例中，用于實施第四蝕刻操作的操作溫度在從約50℃至約100℃的范圍內(nèi)。在一些實施例中，用于實施第四蝕刻操作的操作時間在從約10秒至約50秒的范圍內(nèi)。

在蝕刻操作之后，部分地去除柵電極108以形成凹槽112。如圖2B所示，根據(jù)一些實施例，由于去除突出部分110以及形成凹槽112，第一部分109a變得寬于第二部分109b。在一些實施例中，第二部分109b沿著從第一部分109a朝向鰭結構102的側(cè)壁103的方向逐漸變窄。在一些實施例中，如圖1B和圖2B所示，第二部分109b和鰭結構102基本一樣高。

如圖2B所示，在形成凹槽112之后，柵電極108具有第三寬度W₃。第三寬度W₃是鄰近鰭結構102的側(cè)壁上方的柵極介電層106的部分柵電極108的寬度。在一些其它實施例中，去除鰭結構102的側(cè)壁上方的部分柵極介電層106。在這些情況下，寬度W₃是鄰近鰭結構102側(cè)壁的部分柵電極108的寬度。在一些實施例中，在蝕刻操作之后，第一部分109a具有小于寬度W₁的寬度W₁’。在一些實施例中，在蝕刻操作之后，第一部分109a的寬度基本相同。例如，第一部分109a的每個寬度都等于寬度W₁’。

在一些實施例中，寬度W₁’大于寬度W₃。在一些實施例中，寬度W₁’在從約21nm至約43nm的范圍內(nèi)。在一些實施例中，寬度W₃在從約15nm至約40nm的范圍內(nèi)。在一些實施例中，寬度W₃和寬度W₁’的比率(W₃/W₁’)在從約0.6至約0.96的范圍內(nèi)。在一些情況下，如果比率(W₃/W₁’)小于約0.6，則寬度W₃可能太小。因此，金屬柵極堆疊件314可能無法適當?shù)乜刂茰系绤^(qū)。在一些其它情況下，如果比率(W₃/W₁’)大于約0.96，則寬度W₃可能太大。因此，金屬柵極堆疊件314可能太接近源極/漏極部件304A和304B，這樣可能增加短路的風險。

如圖2B所示，在凹槽112的側(cè)壁108s和鰭結構102的側(cè)壁103上方的柵極介電層106的表面106s之間形成角θ。在一些實施例中，角θ小于約90°。在一些實施例中，角θ在從約10°至約70°的范圍內(nèi)。在一些實施例中，側(cè)壁108s基本上是平坦表面。在一些實施例中，側(cè)壁108s是彎曲表面或包括彎曲部分。

在上述蝕刻操作之后，柵電極108可以具有圖1B和圖2B所示的輪廓，該輪廓可以有利于隨后的工藝。圖3A至圖3D是根據(jù)一些實施例的用于半導體器件結構的各個工藝階段的截面圖。在一些實施例中，圖3A至圖3D示出沿著圖1B中示出的線L-L截取的隨后的工藝的各個階段。

如圖3A所示，根據(jù)一些實施例，在柵電極108的側(cè)壁上方形成間隔件元件302。間隔件元件302可以用于輔助隨后形成源極/漏極部件。在一些實施例中，間隔件元件302包括一層或多層。在一些實施例中，間隔件元件302由介電材料制成。介電材料可以包括氧化硅、氮化硅、氮氧化硅、其它合適的材料或它們的組合。

在一些實施例中，間隔件材料層使用CVD工藝、PVD工藝、旋涂工藝、其它適用的工藝或它們的組合沉積。之后，使用諸如各向異性蝕刻工藝的蝕刻工藝部分地去除間隔件材料層，。因此，如圖3A所示，間隔件材料層的剩余部分形成間隔件元件302。在一些實施例中，在去除未由柵電極108覆蓋的柵極介電層106的部分之后，形成間隔件元件302。在一些實施例中，在用于形成間隔件元件302的蝕刻工藝期間，未由柵電極108覆蓋的柵極介電層106和間隔材料層一起被去除。

之后，如圖3A所示，根據(jù)一些實施例，在未被柵電極108和間隔件元件302覆蓋的鰭結構102上形成源極/漏極部件304A和304B。在一些實施例中，使用例如蝕刻工藝部分地去除未由柵電極108和間隔件元件302覆蓋的鰭結構102以形成凹槽。之后，在凹槽中形成源極/漏極部件304A和304B。在一些實施例中，源極/漏極部件304A和304B都是外延生長的部件。在一些實施例中，源極/漏極部件304A和304B突出于凹槽。在一些實施例中，使用外延生長工藝形成源極/漏極部件304A和304B。在一些實施例中，源極/漏極部件304A和304B也用作壓力源，該壓力源可以將應力或壓力施加在源極/漏極部件304A和304B之間的溝道區(qū)上。載離子遷移率可以相應提高。

如圖3B所示，根據(jù)一些實施例，形成介電層306以圍繞柵極堆疊件109。在一些實施例中，介電材料層沉積為覆蓋源極/漏極部件304A和304B、間隔件元件302和柵電極108。之后，平坦化工藝用于部分地去除介電材料層。可以部分地去除介電材料層直到暴露柵電極108。因此，形成介電層306。

在一些實施例中，介電材料層由氧化硅、氮氧化硅、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、氟摻雜的 硅酸鹽玻璃(FSG)、低-k材料、多孔介電材料、其它合適的材料或它們的組合制成。在一些實施例中，使用CVD工藝、ALD工藝、旋涂工藝、其它合適的工藝或它們的組合沉積介電材料層。在一些實施例中，平坦化工藝包括CMP工藝、研磨工藝、蝕刻工藝、其它適用的工藝或它們的組合。

之后，根據(jù)一些實施例，去除柵電極108和柵極介電層106，并用金屬柵極堆疊件代替。如圖3B所示，根據(jù)一些實施例，去除柵電極108和柵極介電層106以在間隔件元件302之間形成凹槽。凹槽暴露鰭結構102。一種或多種蝕刻工藝可以用于形成凹槽。

如圖3C所示，根據(jù)一些實施例，沉積金屬柵極堆疊層以填充間隔件元件302之間的凹槽(或溝槽)。金屬柵極堆疊層可以包括柵極介電層308、功函層310和導電填充層312。在金屬柵極堆疊層之間可以形成一個或多個其它層。例如，在柵極介電層308和功函層310之間形成勢壘層。在功函層310和導電填充層312之間可以形成阻擋層。

在一些實施例中，柵極介電層308由具有高介電常數(shù)(高-K)的介電材料制成。柵極介電層308可以由氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其它合適的高-K材料或它們的組合制成。

功函層310用于為晶體管提供期望的功函數(shù)以增強器件性能，諸如改進的閥值電壓。在一些實施例中，功函層310是能夠提供適合于該器件的功函數(shù)值的n-型金屬層，諸如等于或小于約4.5eV。在一些實施例中，功函層310是能夠提供適合于該器件的功函數(shù)值的p-型金屬層，諸如等于或大于約4.8eV。

n-型金屬層可以包括金屬、金屬碳化物、金屬氮化物或它們的組合。例如，n-型金屬層包括氮化鈦、鉭、氮化鉭、其它合適的材料或它們的組合。p-型金屬層可以包括金屬、金屬碳化物、金屬氮化物、其它合適的的材料或它們的組合。例如，p-型金屬包括氮化鉭、氮化鎢、鈦、氮化鈦、其它合適的材料或它們的組合。

功函層310也可以由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、釕、鈀、鉑、鈷、鎳、導電金 屬氧化物或它們的組合制成?？梢晕⒄{(diào)功函層310的厚度和/或組分以調(diào)整功函水平。例如，取決于氮化鈦層的厚度和/或組分，氮化鈦層可以用作p-型金屬層或n-型金屬層。

在一些實施例中，導電填充層312由金屬材料制成。金屬材料可以包括鎢、鋁、銅、其它合適的材料或它們的組合。金屬柵極堆疊層的形成可以涉及多個沉積工藝。沉積工藝可以包括CVD工藝、ALD工藝、PVD工藝、電鍍工藝、化學鍍工藝、旋涂工藝、其它適用的工藝或它們的組合。

如圖3D所示，根據(jù)一些實施例，實施平坦化工藝以去除位于間隔件元件302之間的凹槽(或溝槽)之外的部分金屬柵極堆疊層。因此，形成金屬柵極堆疊件314。金屬柵極堆疊件314包括柵極介電層308、功函層310和柵電極312’(諸如金屬柵電極)，該柵電極312’為導電填充層312的一部分。在一些實施例中，金屬柵極堆疊件314和鰭結構102直接接觸。例如，金屬柵極堆疊件314的柵極介電層308和鰭結構102直接接觸。

圖4是根據(jù)一些實施例的半導體器件結構的截面圖。在一些實施例中，圖4是圖3D所示結構的截面圖，并且也沿著圖1B中所示的假想面p截取。為了簡單起見，諸如介電層306和間隔件元件302的一些元件未在圖4中示出。

如圖4所示，根據(jù)一些實施例，金屬柵極堆疊件314具有與柵電極108基本相同的輪廓。金屬柵極堆疊件314也包括凹槽112。如圖4所示，每個凹槽112都從金屬柵極堆疊件314的側(cè)壁315s朝向金屬柵極堆疊件314的內(nèi)部和鰭結構102的側(cè)壁103延伸。在一些實施例中，每個凹槽112都鄰近鰭結構102的側(cè)壁。在一些實施例中，每個凹槽112都設置于柵極堆疊件314和源極/漏極部件304A和304B中的一個之間。如圖4所示，金屬柵極堆疊件314也具有鄰近鰭結構102側(cè)壁的寬度W₃和寬度W₁’。在一些實施例中，寬度W₃和寬度W₁’的比率在從約0.6至約0.96的范圍內(nèi)，類似于圖2B所示的柵電極108。

在一些實施例中，如圖3B所示，完全去除柵極介電層106，以利于隨后金屬柵極堆疊件314的形成。在一些實施例中，實施過蝕刻工藝以確保完全去除柵極介電層106。由于凹槽112，柵電極108與源極/漏極部件304A 或304B分隔開一定距離。在形成金屬柵極堆疊件314以代替柵電極108和柵極介電層106之后，金屬柵極堆疊件314也與源極/漏極部件304A或304B分隔開一定距離，諸如距離d。因而，防止了金屬柵極堆疊件314和源極/漏極部件304A和/或304B之間的短路。大大提高了半導體器件結構的操作性和可靠性。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，柵電極108和柵極介電層106未被金屬柵極堆疊件314代替。在這些情況下，由于柵電極108的凹槽112，仍防止了源極/漏極部件304A和/或304B和柵電極108之間的短路。

可以對本發(fā)明的實施例作出許多改變和/或修改。如上所述，柵電極108的側(cè)壁108s是彎曲表面或包括彎曲部分。因而，根據(jù)一些實施例，金屬柵極堆疊件314的凹槽112的側(cè)壁也包括彎曲表面或彎曲部分。

圖5A和圖5B是根據(jù)一些實施例的半導體器件結構的截面圖。如圖5A所示，根據(jù)一些實施例，凹槽112包括曲線輪廓。凹槽112的側(cè)壁(或底部)包括彎曲表面。在一些實施例中，如圖5A所示，彎曲表面的曲率中心設置于金屬柵極堆疊件314的外部?？梢詫Ρ景l(fā)明的實施例作出許多改變和/或修改。在一些其它實施例中，諸如圖5B所示的結構，彎曲表面的曲率中心設置于金屬柵極堆疊件314內(nèi)。

本發(fā)明的實施例在鰭結構的部分上方形成柵極堆疊件。通過使用多種蝕刻操作，形成柵極堆疊件，該柵極堆疊件包括寬部和鄰近鰭結構的窄部。因為柵極堆疊件在鰭結構附近變窄，防止了形成在鰭結構上的源極/漏極部件與柵極堆疊件的窄部直接接觸。防止了源極/漏極部件和柵極堆疊件之間的短路。因而，大大提高了半導體器件結構的操作性和可靠性。

根據(jù)一些實施例，提供了一種半導體器件結構。半導體器件結構包括位于半導體襯底上方的鰭結構。半導體器件結構也包括覆蓋部分鰭結構的柵極堆疊件。柵極堆疊件包括第一部分和鄰近鰭結構的第二部分，并且第一部分寬于第二部分。

在上述半導體器件結構中，其中，所述柵極堆疊件包括多晶硅柵電極。

在上述半導體器件結構中，其中，所述柵極堆疊件包括金屬柵電極。

在上述半導體器件結構中，還包括從所述柵極堆疊件的側(cè)壁朝向所述柵極堆疊件的內(nèi)部和所述鰭結構的側(cè)壁延伸的凹槽。

在上述半導體器件結構中，還包括從所述柵極堆疊件的側(cè)壁朝向所述柵極堆疊件的內(nèi)部和所述鰭結構的側(cè)壁延伸的凹槽，還包括位于所述鰭結構上的外延生長的部件，其中，所述凹槽位于所述外延生長的部件和所述柵極堆疊件之間。

在上述半導體器件結構中，還包括從所述柵極堆疊件的側(cè)壁朝向所述柵極堆疊件的內(nèi)部和所述鰭結構的側(cè)壁延伸的凹槽，還包括位于所述鰭結構上的外延生長的部件，其中，所述凹槽位于所述外延生長的部件和所述柵極堆疊件之間，其中，所述柵極堆疊件和所述鰭結構直接接觸。

在上述半導體器件結構中，其中，所述第二部分沿著從所述第一部分朝向所述鰭結構的側(cè)壁的方向逐漸變窄。

在上述半導體器件結構中，其中，所述第二部分沿著從所述第一部分朝向所述鰭結構的側(cè)壁的方向逐漸變窄，所述第一部分的寬度基本相同。

在上述半導體器件結構中，其中，所述柵極堆疊件包括功函層和柵極介電層，并且所述柵極介電層將所述鰭結構和所述功函層分隔開。

在上述半導體器件結構中，其中，所述第一部分具有第一寬度，所述第二部分具有鄰近所述鰭結構的第二寬度，并且所述第二寬度和所述第一寬度的比率在從約0.6至約0.96的范圍內(nèi)。

根據(jù)一些實施例，提供了一種半導體器件結構。半導體器件結構包括位于半導體襯底上方的鰭結構。半導體器件結構也包括覆蓋部分鰭結構的柵極堆疊件。半導體器件結構還包括從柵極堆疊件的側(cè)壁朝向柵極堆疊件的內(nèi)部和鰭結構的側(cè)壁延伸的凹槽。

在上述半導體器件結構中，其中，所述凹槽鄰近所述鰭結構。

在上述半導體器件結構中，其中，所述柵極堆疊件包括功函層和柵極介電層，并且所述柵極介電層將所述鰭結構與所述功函層分隔開。

在上述半導體器件結構中，其中，所述凹槽包括曲線輪廓。

在上述半導體器件結構中，其中，所述柵極堆疊件沿著朝向所述鰭結構的側(cè)壁的方向逐漸變窄。

根據(jù)一些實施例，提供了一種用于形成半導體器件結構的方法。該方法包括在半導體襯底上方形成鰭結構。該方法也包括在半導體襯底上方形成柵極堆疊件以覆蓋部分鰭結構。該方法還包括部分地去除柵極堆疊件，使得該柵極堆疊件包括第一部分和鄰近鰭結構的第二部分，并且第一部分寬于第二部分。

在上述方法中，還包括用金屬柵極堆疊件代替所述柵極堆疊件。

在上述方法中，還包括用金屬柵極堆疊件代替所述柵極堆疊件，還包括在用所述金屬柵極堆疊件代替所述柵極堆疊件之前，在所述鰭結構上形成源極/漏極部件。

在上述方法中，其中，部分地去除所述柵極堆疊件包括在工藝室中原位實施多個蝕刻操作。

在上述方法中，其中，部分地去除所述柵極堆疊件包括在工藝室中原位實施多個蝕刻操作，在所述多個蝕刻操中使用的氣體混合物彼此不同。

上面概述了若干實例的特征，使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實施與本人所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。