本發(fā)明一般地涉及半導體技術領域，更具體地，涉及半導體器件及其制造方法。

背景技術：

鰭式場效應晶體管(FinFET)制造有從襯底延伸的薄“鰭”(或鰭結構)。FET的溝道形成在該鰭中。柵極(或柵極結構)設置在鰭上方。柵極控制鰭中的溝道。

為了增強FinFET的性能，將應力引入溝道區(qū)域中以提高載流子遷移率。通常，拉伸應力引入n型FinFET的溝道區(qū)域中，以及壓縮應力引入p型FinFET的溝道區(qū)域中。

技術實現(xiàn)要素：

為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面提供了一種制造半導體器件的方法，包括：接收FinFET前體，所述FinFET前體包括：鰭結構，形成在隔離區(qū)域之間；和柵極結構，形成在所述鰭結構的一部分上方，使得所述鰭結構的側壁與所述柵極結構的柵極間隔件接觸；圖案化所述鰭結構，以包括從所述隔離區(qū)域突出的至少一個向上階梯；在所述鰭結構、所述隔離區(qū)域和所述柵極結構上方形成覆蓋層；對所述FinFET前體執(zhí)行退火工藝，以沿著所述向上階梯形成至少兩個位錯；以及去除所述覆蓋層。

優(yōu)選地，方法還包括：去除所述鰭結構的頂部，此后在所述鰭結構的頂部上形成至少一個外延區(qū)域。

優(yōu)選地，形成所述外延區(qū)域的操作包括使所述位錯延伸到所述外延區(qū)域中。

優(yōu)選地，圖案化所述鰭結構的操作包括形成多個向上階梯，其中底部階梯鄰近所述隔離區(qū)域，且頂部階梯鄰近所述柵極結構的頂面。

優(yōu)選地，執(zhí)行所述退火工藝的操作包括：形成所述位錯，使得所述位錯幾乎與鄰近的位錯平行，并且所述位錯延伸到所述鰭結構的所述一部分延伸到介于所述隔離區(qū)域之間的所述鰭結構的下部。

優(yōu)選地，執(zhí)行所述退火工藝的操作包括：在所述柵極結構的任一側形成所述位錯，使得所述位錯在所述柵極結構的兩側幾乎對稱。

優(yōu)選地，形成所述位錯的操作包括：形成所述位錯，使得所述位錯的下部朝向所述柵極結構傾斜。

優(yōu)選地，形成所述位錯的操作包括：形成平面區(qū)域的所述位錯。

優(yōu)選地，該方法還包括：通過注入一些摻雜物，對所述FinFET前體執(zhí)行預非晶化注入(PAI)。

根據(jù)本發(fā)明的另一方面，提供了一種制造半導體器件的方法，包括：接收FinFET前體，所述FinFET前體包括：鰭結構，形成在一些隔離區(qū)域之間；和柵極結構，形成在所述鰭結構的一部分上方；去除位于所述柵極結構的任一側的所述鰭結構的頂部；在所述鰭結構的剩余部分的頂部上生長外延層，使得在所述鰭結構上方形成多個邊角；在所述半導體層上方形成覆蓋層；對所述FinFET前體執(zhí)行退火工藝，以形成鄰近所述邊角的多個位錯；以及去除所述覆蓋層。

優(yōu)選地，該方法還包括：去除所述半導體層以及在所述鰭結構的頂部上形成至少一個外延區(qū)域，其中，形成所述外延區(qū)域的操作包括使所述位錯從所述鰭結構延伸到所述外延區(qū)域中。

優(yōu)選地，執(zhí)行所述退火工藝的操作包括：形成所述位錯，使得鄰近所述邊角形成所述位錯。

優(yōu)選地，形成所述位錯的操作包括；在所述鰭結構的任一側形成所述位錯，使得所述位錯在所述柵極結構的兩側幾乎對稱。

根據(jù)本發(fā)明的又一方面，提供了一種半導體器件，包括：鰭結構，位于隔離區(qū)域之間，其中所述鰭結構包括第一縱軸；柵極結構，位于所述鰭結構的一部分上方，其中所述鰭結構的所述一部分與柵極間隔件接觸；至 少一個外延區(qū)域，設置在所述鰭結構的頂部上并與所述柵極結構接觸；以及多個位錯，形成在所述外延區(qū)域內和所述鰭結構內。

優(yōu)選地，位于所述柵極結構的一側的所述位錯幾乎相互平行。

優(yōu)選地，所述位錯從所述外延區(qū)域延伸到所述鰭結構的所述一部分。

優(yōu)選地，位于所述柵極結構的兩側的所述位錯相對于所述柵極結構幾乎對稱。

優(yōu)選地，所述位錯包括朝向所述柵極結構傾斜的下部。

優(yōu)選地，所述位錯包括平面區(qū)域。

優(yōu)選地，所述柵極結構包括垂直于所述第一縱軸的第二縱軸，并且所述平面區(qū)域包括與所述第二縱軸平行的下邊緣。

附圖說明

當結合附圖進行閱讀時，根據(jù)以下詳細的描述來更好地理解本發(fā)明的各個方面。注意，根據(jù)工業(yè)的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1是根據(jù)本發(fā)明的一些實施例的半導體器件的示意性立體圖。

圖2A是根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的方法的操作流程圖。

圖2B是根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的方法的操作流程圖。

圖3是根據(jù)本發(fā)明的一些實施例的FinFET前體的示意性立體圖。

圖3X、圖3Y和圖3Z是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖和俯視圖。

圖4X、圖4Y和圖4Z是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖和俯視圖。

圖5Y和圖5X是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖6Y和圖6X是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖7X和圖7Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖8X和圖8Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖9X和圖9Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖9是根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的方法操作的示意性立體圖。

圖10X、圖10Y和圖10Z是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖和俯視圖。

圖11X和圖11Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖12X、圖12Y和圖12Z是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖和俯視圖。

圖12是根據(jù)本發(fā)明一些實施例的用于制造半導體器件的方法操作的示意性立體圖。

圖13是根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的方法的操作流程圖。

圖14Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的截面圖。

圖15X和圖15Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖16X和圖16Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖17X和圖17Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖18X和圖18Y是根據(jù)一些實施例的用于制造半導體器件的方法操作的一些截面圖。

圖19X和圖19Y是根據(jù)一些實施例的用于制造半導體器件的方法操作 的一些截面圖。

圖19是根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的方法操作的示意性立體圖。

具體實施方式

以下公開提供了許多不同的用于實施本發(fā)明主題的不同特征的實施例或實例。以下描述部件或配置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分沒有直接接觸的實施例。此外，本發(fā)明可以在各個實例中重復參考標號和/或字母。這些重復是為了簡化和清楚，其本身并不表示所討論的各個實施例和/或結構之間的關系。

此外，為了易于描述，可以使用空間相對術語(諸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述圖中所示一個元件或部件與另一個元件或部件的關系。除圖中所示的定向之外，空間相對術語還意欲包括使用或操作中器件的不同定向。裝置可以以其他方式定向(旋轉90度或處于其他定向)，本文所使用的空間相對描述符可因此進行類似的解釋。

根據(jù)各個實施例提供了其中具有位錯的鰭式場效應晶體管(FinFET)及其形成方法。示出了形成FinFET的一些中間操作。討論了實施例的一些變化。在各個附圖和所示的實施例中，類似的參考標號用于表示類似的元件。

圖3、圖9和圖12是根據(jù)本發(fā)明一些實施例的FinFET前體100的一些示意性立體圖。圖3X、圖3Y、圖3Z、圖4X、圖4Y、圖4Z、圖5Y、圖6Y、圖7Y、圖8Y、圖9Y、圖10X、圖10Y、圖11X、圖11Y、圖12X、圖12Y和圖12Z是根據(jù)本發(fā)明的一些實施例的FinFET前體100的一些截面圖。圖14Y、圖15X、圖15Y、圖16X、圖16Y、圖17X、圖17Y、圖18X、圖18Y和圖19Y是根據(jù)本發(fā)明的一些實施例的FinFET前體100的 一些截面圖。統(tǒng)一參照圖3至圖12描述方法400和FinFET前體100。統(tǒng)一參照圖14Y至圖19Y描述方法401和FinFET前體100。應該理解，可以在方法400和401之前、期間和之后提供附加操作，并且對于方法的一些其他實施例來說，可以重復、替換或省略所描述的一些操作。

圖1示出了半導體器件200的示意性立體圖。半導體器件200是FinFET結構。示出了箭頭指向三個方向X、Y、Z的坐標系統(tǒng)。方向X、方向Y和方向Z彼此正交。方向X是柵極長度和鰭寬度方向。方向Y是柵極寬度方向。方向Z是用于頂部觀看的方向。除非另有指定，否則在整個說明書中，通過在方向X觀看的示圖中獲得圖3X、圖4X、圖5X、圖6X、圖7X、圖8X、圖9X、圖10X、圖11X、圖12X、圖15X、圖16X、圖17X、圖18X和圖19X的截面圖，其中附圖號包括字母“X”。除非另有指定，否則在整個說明書中，通過在方向Y觀看的示圖中獲得圖3Y、圖4Y、圖5Y、圖6Y、圖7Y、圖8Y、圖9Y、圖10Y、圖11Y、圖12Y、圖14Y、圖15Y、圖16Y、圖17Y、圖18Y和圖19Y的截面圖，其中附圖號包括字母“Y”。除非另有指定，否則在整個說明書中，通過在方向Z觀看的示圖中獲得圖3Z、圖4Z、圖10Z和圖12Z的截面圖，其中附圖號包括字母“Z”。

在圖1中，半導體器件200包括鰭結構11、隔離區(qū)域10、柵極結構14、柵極間隔件15、柵電極層16、柵極介電層17、界面層18、一些外延區(qū)域13和一些位錯12。

隔離區(qū)域10位于柵極結構14下方，并且鄰近鰭結構11的下部。

示例性隔離區(qū)域10利用隔離技術(諸如淺溝槽隔離(STI))來限定和電隔離諸如鰭結構11的各種區(qū)域。隔離區(qū)域10由氧化硅、氮化硅、氮氧化硅、氣隙、其他適當?shù)牟牧匣蛩鼈兊慕M合組成。

鰭結構11位于隔離區(qū)域10之間。鰭結構11被拉長以包括第一縱軸，其為與方向X相同的方向。鰭結構11的一部分位于隔離區(qū)域10上方。鰭結構11在柵極結構14的任一側都是連續(xù)的。鰭結構11的部分111被柵極結構14所覆蓋并與柵極間隔件15接觸。在一些實施例中，部分111是FinFET的溝道區(qū)域。位錯12的下部位于鰭結構11中。

鰭結構11由任何適當?shù)牟牧现瞥桑ü韬凸桄N。鰭結構204包括各 種摻雜區(qū)域。例如，摻雜區(qū)域包括輕摻雜源極/漏極(LDD)區(qū)域(未示出)和源極/漏極(S/D)區(qū)域(未示出)。S/D區(qū)域摻雜有p型摻雜物、n型摻雜物和/或它們的組合。p型摻雜物包括硼或BF₂；n型摻雜物包括磷或砷?；谄骷念愋?諸如n型FinFET器件或p型FinFET器件)來選擇摻雜物。S/D區(qū)域可包括各種摻雜輪廓。

柵極結構14上覆隔離區(qū)域10和鰭結構11的頂部。柵極結構14被拉長以包括第二縱軸，其為與方向Y相同的方向。柵極結構14位于鰭結構11的部分111上方。使用虛線示出部分111，因為部分111位于柵極結構14的內部。部分111的頂側和側壁SW與柵極結構14接觸。鰭結構11的部分111與柵極間隔件15接觸。柵極結構14的一部分與鄰近鰭結構11的部分111的外延區(qū)域13接觸。柵極結構14在鰭結構11的任一側都是連續(xù)的。一些位錯12的下部位于鰭結構11的部分111中，并且鰭結構11的一些部分位于隔離區(qū)域10之間。柵極結構14包括位于底部的界面層18、位于界面層18的頂部上的柵極介電層17、位于柵極介電層17的頂部上的柵電極層16以及位于柵極結構14的兩側的一些柵極間隔件15。柵極堆疊件包括界面層18、柵極介電層17和柵電極層16。

示例性界面層18包括氧化硅(例如，熱氧化物或化學氧化物)和/或氮氧化硅(SiON)。柵極介電層17位于界面層18上方。柵極介電層17包括諸如氧化硅、氮化硅、氮氧化硅、高k介電材料的介電材料；其他適當?shù)慕殡姴牧虾?或它們的組合。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他適當?shù)母遦介電材料和/或它們的組合。柵電極層16位于柵極介電層17上方。柵電極層16包括任何適當?shù)牟牧?，諸如多晶硅、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當?shù)牟牧虾?或它們的組合。柵極間隔件15位于柵極堆疊件的每一側。柵極間隔件15由氮化物材料(例如氮化硅)、介電材料(諸如氮化硅、摻有碳的氮化硅、碳化硅、氧化硅、氮氧化硅、摻有碳的氮氧化硅)、其他適當?shù)牟牧虾?或它們的組合。應該理解，柵極結構14可包括附加層，諸如擴散/阻擋層(未示 出)、導電層(未示出)、其他適當?shù)膶雍?或它們的組合。

外延區(qū)域13覆蓋鰭結構11的頂部。外延區(qū)域13在柵極結構14的任一側都是不連續(xù)的。外延區(qū)域13在與方向X相同的方向上拉長。多個位錯12位于外延區(qū)域13的內部。外延區(qū)域13包括多邊形的表面。該表面正交于方向X。該表面的一部分與位于柵極結構14的任一側的柵極間隔件15接觸。

外延區(qū)域13由一些半導體材料制成，其晶格常數(shù)不同于鰭結構11的晶格常數(shù)。外延區(qū)域13中的位錯12在外延區(qū)域13以及鰭結構11的部分111中提供了拉伸應變或壓縮應變。對于n型FinFET或n型金屬氧化物半導體(NMOS)器件，在外延區(qū)域13中添加SiC提供了拉伸應變。對于p型FinFET或p型金屬氧化物半導體(PMOS)器件，在外延區(qū)域13中添加SiC提供了壓縮應變。在一些實施例中，期望雜質位于外延區(qū)域13中。

多個位錯12位于外延區(qū)域13內和鰭結構11內。位錯12從外延區(qū)域13向鰭結構11的部分111連續(xù)延伸且位于隔離區(qū)域10之間。位于柵極結構14的一側的位錯12相互近似平行。例如，大多數(shù)位錯12包括以均勻方式朝向柵極結構14傾斜的下部。在一些實施例中，每個位錯12之間的間隔大約相同。位錯12包括平面區(qū)域，其源于平面區(qū)域中的晶格失配。平面區(qū)域包括平行于第二縱軸(其為方向Y)的下邊緣L。位于柵極結構14兩側的位錯12相對于柵極結構14近似對稱。

圖2A示出了用于形成圖1中的半導體器件200的處理流程。操作410接收FinFET前體100。在圖3、圖3X、圖3Y和圖3Z中示出了用于操作410的一些示例性實施例。操作420圖案化一些鰭結構11。在圖4X、圖4Y、圖4Z、圖5X和圖5Z中示出了用于操作420的一些示例性實施例。操作430在FinFET前體100上形成覆蓋層21。在圖7X和圖7Y中示出了用于操作430的一些示例性實施例。操作440對FinFET前體100執(zhí)行預非晶化注入(API)。在圖8X和圖8Y中示出了用于操作440的一些示例性實施例。操作450對FinFET前體100執(zhí)行熱退火。操作460去除鰭結構11的一些頂部。在圖10X、圖10Y、圖10Z、圖11X和圖11Y中示出了用于操作460的一些示例性實施例。操作470在鰭結構11的頂部上形成一些外延 區(qū)域13。在圖12X、圖12Y、圖12Z和圖12中示出了用于操作470的一些示例性實施例。

圖2B示出了在操作420中對鰭結構11進行圖案化的工藝流程。操作420包括一些子操作，諸如操作421、操作422、操作423和操作430。操作421在鰭結構11上形成光刻膠20。在圖4X、圖4Y和圖4Z中示出了用于操作421的一些示例性實施例。操作422蝕刻鰭結構11。在圖5X和圖5Y中示出了用于操作422的一些示例性實施例。操作423去除光刻膠20。在圖6X和圖6Y中示出了用于操作423的一些示例性實施例。操作430確定是否形成另一向上的階梯(upward step)22。為了形成另一個向上的階梯22，重復操作421至操作423。為了停止形成另一向上的階梯22，在操作430之后，在FinFET前體100上形成覆蓋層21。

參照圖3、圖3Y、圖3X和圖3Z，接收FinFET前體100。對應的操作示為圖2A中的操作410。

鰭結構11包括與柵極結構14接觸的側壁SW。鰭結構11位于隔離區(qū)域10之間。鰭結構11的頂部的高度H1從隔離區(qū)域10的表面S3到鰭結構11的頂部的頂面TS。鰭結構11的頂部是鰭結構11位于表面S3上方的部分。對于柵極結構14任一側的鰭結構11以及部分111來說高度H1近似相同。在圖3Z中，鰭結構11被拉長以包括第一縱軸(與方向X為同一方向)。柵極結構14被拉長以包括第二縱軸(與方向Y為同一方向)第一縱軸垂直于第二縱軸。鰭結構11的部分111位于柵極結構14與鰭結構11的相交區(qū)域處，部分111包括與柵極間隔件15和柵極堆疊件接觸的側壁SW。

隔離區(qū)域10通過任何適當?shù)墓に囆纬?，包括光刻工藝、通過使用干蝕刻和/或濕蝕刻在襯底(未示出)中蝕刻溝槽、以及通過使用化學氣相沉積(CVD)用一種或多種介電材料填充溝槽。填充溝槽以在隔離區(qū)域10之間形成鰭結構11。

參照圖4Y、圖4X和圖4Z，在鰭結構11上形成光刻膠20。對應的操作示為圖2A中的操作420和圖2B中的操作421。

在圖4Y中，形成光刻膠20。通過任何適當?shù)姆椒ㄔ诠饪坦に囍袌D案化光刻膠20。光刻工藝可以為包括形成上覆鰭結構11、隔離區(qū)域10和柵 極結構14的光刻膠20，曝光光刻膠20以進行圖案化，執(zhí)行曝光后烘烤工藝以及顯影光刻膠20以形成包括光刻膠20的掩模元件的光刻工藝。圖案覆蓋鰭結構11鄰近柵極結構14的頂部。

在圖4X和圖4Z中，一些表面S被露出而沒有被掩模元件覆蓋。表面S相對于柵極結構14對稱。表面S在方向X上包括長度L1。在圖4Y中，表面S位于鰭結構11的頂部上，長度L1示出為表示表面S的長度。

參照圖5X和圖5Y，蝕刻鰭結構11。對應的操作示為圖2A中的操作420和圖2B中的操作422。

沿著方向Z對鰭結構11執(zhí)行蝕刻工藝30。通過蝕刻工藝30使鰭結構22沒有被光刻膠20覆蓋的頂部凹陷。掩模元件用于通過使頂部凹陷來將鰭結構11蝕刻為向上階梯22的形狀。使用虛線示出向上階梯22的頂部邊緣，因為向上階梯22的頂部邊緣被光刻膠20所覆蓋。使用反應離子蝕刻(RIE)工藝和/或其他適當?shù)墓に囄g刻頂部。在一個實例中，通過圖案化和蝕刻鰭結構11的一部分來形成向上階梯22。鰭結構11的一些部分在方向Z上凹陷距離D以形成向上階梯22。高度H1減去高度H2等于距離D。第一邊角1C與柵極間隔件15在方向X上水平相距長度L2。長度L2大約是從柵極間隔件15測量的被光刻膠20的表面所覆蓋的距離。

在一些實施例中，蝕刻工藝30是選擇性蝕刻。選擇性蝕刻可使用一些含氟氣體、HBr和/或Cl₂作為蝕刻氣體。在一些實施例中，在蝕刻工藝3中使用的偏壓可被調整，以允許更好地將蝕刻方向控制為各向同性或各向異性。在一些實施例中，蝕刻工藝30可包括選擇性蝕刻，其用于光刻膠20中的材料的蝕刻率低于用于鰭結構11中的材料(諸如硅)的蝕刻率。在一些實施例中，可通過一種和多種蝕刻工藝30來執(zhí)行凹陷工藝。不同的蝕刻劑可用于蝕刻不同的材料組成。

參照圖6X和圖6Y，去除光刻膠20。對應的操作示為圖2A中的操作420和圖2B中的操作423。通過任何適當?shù)姆椒▉砣コ饪棠z20，諸如蝕刻、回蝕或平坦化。形成兩個向上階梯22。最接近柵極結構14的頂面的向上階梯22是頂部階梯。最接近隔離區(qū)域10的向上階梯22是底部階梯。向上階梯22從隔離區(qū)域10的表面S3上突出高度H2。向上階梯22在柵極 結構14的兩側是對稱的。向上階梯22包括第一邊角1C和第二邊角2C。從第一邊角1C到第二邊角2C垂直地測量向上階梯22的高度。從第一邊角1C到第二邊角2C水平地測量向上階梯22的長度。

在一些實施例中，在具有多個第一邊角1C和第二邊角2C的頂部階梯和底部階梯之間形成多個向上階梯22。第一邊角1C向內凹陷。第二邊角2C以近似直角向外凸出。經(jīng)由圖2B中的操作420形成多個向上階梯22。執(zhí)行包括操作421、操作422、操作423和操作430的循環(huán)可在柵極結構14的任一側形成一個向上階梯22。第一次循環(huán)形成底部階梯，且最后一次循環(huán)形成頂部階梯。對于每次循環(huán)，與前一次循環(huán)中所形成的光刻膠20相比，操作421中的光刻膠20被形成得更小，以使連續(xù)形成的每個向上階梯22具有更短的長度L2。對于每次循環(huán)，相對于前一次循環(huán)中蝕刻的距離，操作422中的距離D被蝕刻得更短，以形成用于連續(xù)形成的每個向上階梯22的更高高度H2。

可選地，在一些其他實施例中，通過無掩模光刻、電子束寫入和離子束寫入來實施或替換光刻工藝。在另一種可選方式中，光刻工藝可實施納米壓印技術。對于使用無掩模光刻，省略圖2B中的操作421和操作423。

作為傳統(tǒng)光刻的可選方式，可通過雙重圖案化光刻(DPL)工藝來形成向上階梯22。DPL是通過將圖案劃分為兩個交錯的圖案來在襯底上構建圖案的方法。各種DPL方法包括雙重曝光(例如使用兩個掩模組)、形成一些隔離件相鄰部件并去除部件以提供隔離件的圖案、光刻膠20凍結和/或其他適當?shù)墓に?。應該理解，可以以類似的方式來形成向上階梯22。

參照圖7X和圖7Y，在FinFET前體100上形成覆蓋層21。對應的操作示為圖2A中的操作430。

覆蓋層21毯式覆蓋鰭結構11的頂部和柵極結構14的一些部分。覆蓋層21共形地覆蓋跟隨柵極結構14任一側的向上階梯22的輪廓33。使用虛線示出輪廓33，因為向上階梯22被覆蓋層21所覆蓋。覆蓋層21從鰭結構11的側壁SW和頂部生長。覆蓋層21的一些材料包括氮化硅、氮化鈦、氮氧化物、氧化物、SiGe、SiC、SiON和/或它們的組合。覆蓋層21包括固有的拉伸應力或壓縮應力。對于要成為p型FinFET的FinFET前體 100，覆蓋層21包括固有的壓縮應力。相反，對于要成為n型FinFET的FinFET前體100，覆蓋層21包括固有的拉伸應力。調整覆蓋層21的形成工藝以將應力調整為期望值。在一些實施例中，覆蓋層21是單層。在其他實施例中，覆蓋層21是多個子層。一些形成方法包括原子層沉積(ALD)、化學氣相沉積(CVD)或物理氣相沉積(PVD)等。通過低壓CVD(LPCVD)形成包括氮化硅的覆蓋層21。通過等離子體增強CVD(PECVD)形成包括氮化硅的覆蓋層21。通過CVD工藝形成包括原硅酸四乙酯的覆蓋層21。通過高縱橫比工藝(HARP)形成包括氧化硅的覆蓋層21。

參照圖8Y和圖8X，對FinFET前體100執(zhí)行預非晶化注入(API)31。對應的操作示為圖2A中的操作440。在一些實施例中，使用鍺、硅等執(zhí)行PAI 31。針對各種設計目的來控制PAI 31工藝的劑量和溫度。在一些實施例中，在低溫或室溫下執(zhí)行PAI 31。FinFET前體100經(jīng)歷PAI 31。PAI 31將一些摻雜物注入鰭結構11并在其中破壞半導體晶格。通過將諸如Si、Ge、Ar、Xe、BF₂、As和/或In的一些摻雜物引入鰭結構11，損害鰭結構11的分子晶格。這在覆蓋層21和鰭結構11的半導體材料內創(chuàng)建了非晶區(qū)域(未示出)。非晶區(qū)域包括非晶硅以及一些多晶硅顆粒。使用虛線示出部分111，因為它們在圖7X和圖8X中位于覆蓋層21之下。鰭結構11的位于柵極結構14下方的部分111被保護免受PAI 30的影響，并且仍然保持具有晶體結構。在一些實施例中，鰭結構11經(jīng)受使用各種能量、摻雜物角度和劑量的多重注入。在一些實施例中，圖案化的光刻膠層(未示出)用于限定非晶區(qū)域并保持FinFET前體100的其他區(qū)域免受注入損害。例如，圖案化光刻膠層將鰭結構11暴露給PAI 31，而柵極結構14被保護不受PAI30的影響。在一些實施例中，圖案化的硬掩模層(諸如SiN或SiONC層)用于限定非晶區(qū)域。

在一些實施例中，省略操作440，使得在形成覆蓋層21之后對FinFET前體100執(zhí)行熱退火。在圖2A中，操作450對FinFET前體100執(zhí)行熱退火。執(zhí)行熱退火以在非晶區(qū)域中形成缺陷。使用快速熱退火(RTA)、激光退火或其他退火方法執(zhí)行熱退火。在一些實施例中，使用尖峰RTA執(zhí)行熱退火。熱退火可包括長時間預熱。

作為熱退火的結果，鰭結構11利用從覆蓋層21獲取的記憶應力被再結晶。通過任何適當?shù)墓に?包括濕蝕刻或干蝕刻工藝)去除覆蓋層21。在一個實例中，通過包括磷酸的蝕刻操作去除由氮化硅組成的覆蓋層21。在另一實例中，通過包括氫氟酸(HF)或稀釋的HF的蝕刻操作去除由氧化硅組成的覆蓋層21。在另一實例中，通過化學機械拋光(CMP)工藝去除覆蓋層21。覆蓋層21被去除，而鰭結構11保持應力效果。通過操作430、440和450來保持應力效果，并且被稱為應力記憶技術(SMT)。

參照圖9、圖9Y和圖9X，形成位錯12。位錯12被形成為鄰近第一邊角1C和第二邊角2C。位錯12形成在柵極結構14的任一側，使得位錯12幾乎在柵極結構14的兩側對稱。在柵極結構14的一側，位錯12幾乎平行。位錯12的下部以均勻的方式朝向柵極結構14傾斜。位錯12包括平面區(qū)域，其源于平面區(qū)域附近的晶格失配。一些再結晶區(qū)域在位錯12附近包含一些不規(guī)則體。例如，平面區(qū)域上方的局部均勻區(qū)域與平面區(qū)域下方的其他區(qū)域失配。這種形式的失配導致位錯12。平面區(qū)域包括與方向Y平行的下邊緣L。位錯12的下部和下邊緣L位于鰭結構11的底部中。FinFET前體100中位錯12的總數(shù)近似為第一邊角1C的總數(shù)加上第二邊角2C的總數(shù)。多個位錯12位于鰭結構11內。位錯12從第一邊角1C和第二邊角2C連續(xù)延伸到部分111，并且位于隔離區(qū)域10之間。在一些實施例中，在柵極結構14的一側，每個位錯12之間的間隔大約相同。在圖9X中，位錯12包括平面區(qū)域。圖9示出了具有兩個FinFET和形成在其中的一些位錯的FinFET前體100的示意性立體圖。

參照圖10Y、圖10X和圖10Z，去除鰭結構11的一些頂部。對應的操作示為圖2A中的操作460。

光刻膠20覆蓋在柵極結構14的頂部上。蝕刻工藝30使鰭結構11的頂部凹陷。鰭結構11的部分111被保留并被柵極結構14保護。通過光刻工藝去除鰭結構11的頂部包括：在FinFET前體100上方形成光刻膠20，圖案化光刻膠20以具有露出位于柵極結構14任一側的鰭結構11的一些開口，以及蝕刻鰭結構11。形成光刻膠20包括光刻膠涂覆(例如，旋涂)、軟烘烤、掩模對齊。圖案化光刻膠20包括曝光、曝光后烘烤、顯影光刻膠 層、清洗、干燥(例如，硬烘烤)、其他適當?shù)墓に嚮蛩鼈兊慕M合。

蝕刻工藝30是干蝕刻工藝?？稍谖g刻室中進行干蝕刻工藝。干蝕刻工藝可實施含氧氣體、含氟氣體(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯氣體(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴氣體(例如，HBr、He和/或CHBr₃)、含碘氣體、其他適當?shù)臍怏w和/或等離子體和/或它們的組合。在一些實施例中，干蝕刻工藝利用O₂等離子體處理和/或O₂/N₂等離子體處理。此外，可以在適當?shù)某掷m(xù)時間段內執(zhí)行干蝕刻工藝?？烧{整一些工藝參數(shù)(諸如蝕刻持續(xù)時間和/或蝕刻率)以控制從鰭結構11去除多少材料。

可選地，在一些其他實施例中，蝕刻工藝30是濕蝕刻工藝或干蝕刻和濕蝕刻工藝的組合?？烧{整一些工藝參數(shù)(諸如一些酸浴的濃度、化學浴的溫度、溶液槽的攪拌和/或蝕刻持續(xù)時間)以控制從鰭結構11去除多少頂部。

可選地，通過其他方法(諸如無掩模光刻、電子束寫入和離子束寫入)來實施或替換光刻工藝。在另一種可選實施方式中，光刻工藝可實施納米壓印技術。

參照圖11Y和圖11X，留下鰭結構11的一些剩余部分。鰭結構11的剩余部分具有表面S2。剩余部分的表面S2高于隔離區(qū)域10的表面S3。通過去除鰭結構11的頂部，在圖11X中露出部分111。干蝕刻工藝可以是用于各向異性蝕刻的物理蝕刻以獲得具有面對方向X的基本垂直的側面的部分111。

多個位錯12的下部位于鰭結構11的剩余部分內。位錯12保留在鰭結構11的部分111中并介于隔離區(qū)域10之間。通過圖10X中的蝕刻工藝30縮短位錯12。通過蝕刻工藝30中的一些工藝參數(shù)確定表面S2的高度。表面S2可以位于隔離區(qū)域10的表面S3上方、與表面S3齊平或位于表面S3下方。表面S2和表面S3基本是平坦的。

參照圖12、圖12Y、圖12X和圖12Z，一些外延區(qū)域13在表面S2上形成鰭結構11的剩余部分的頂部上。對應的操作示為圖2A中的操作470。

外延區(qū)域13通過一種或多種外延或取向附生工藝形成，諸如在鰭結構 11的剩余部分上以晶體狀態(tài)形成Si部件、SiGe部件和/或其他適當?shù)牟考?。外延工藝包括CVD沉積技術(例如，氣相外延(VPE)、超高真空CVD(UHV-CVD))、分子束外延和/或其他適當?shù)墓に?。外延工藝使用氣體和/或液體前體，其與鰭結構11的組成相互作用。因此，位錯12從部分111生長到外延區(qū)域13中。在一些實施例中，外延區(qū)域13被原位摻雜。一些摻雜物包括：p型摻雜物，諸如硼或BF₂；n型摻雜物，諸如磷或砷；和/或包括它們的組合的其他適當?shù)膿诫s物。在一些實施例中，外延區(qū)域13不被原位摻雜。由應力記憶技術SMT引起的位錯12傳播到外延區(qū)域13。外延區(qū)域13具有位錯12所引起的應力效果。

多個位錯12位于外延區(qū)域13內和鰭結構11內。隨著外延區(qū)域13在鰭結構11的頂部上生長，來自鰭結構11的剩余部分和部分111中的位錯12形成為與外延區(qū)域13連續(xù)。在圖12X中，外延區(qū)域13生長以形成多邊形形狀的表面。被位錯12覆蓋的平面在該表面內。

圖12是包括含有位錯12的外延區(qū)域13的FinFET前體100的示意性立體圖。

圖13示出了用于由FinFET前體100形成半導體器件200的工藝流程。操作410接收FinFET前體100。操作421去除鰭結構11的頂部。操作431在鰭結構11的剩余部分的頂部上生長半導體層19。操作441在半導體層19上形成覆蓋層21。操作451對半導體層19執(zhí)行熱退火。操作461在鰭結構11的剩余部分的頂部上形成一些外延區(qū)域13。

參照圖14Y，執(zhí)行去除鰭結構11的頂部。對應的操作示為圖13中的操作421。

通過諸如蝕刻工藝30的任何適當?shù)墓に噲?zhí)行去除頂部。光刻膠20覆蓋柵極結構14，其中露出鰭結構11進行蝕刻。在一個實施例中，通過適當?shù)墓に?諸如旋涂)在柵極結構14上方形成光刻膠20層，并且通過適當?shù)墓饪虉D案化方法將光刻膠層圖案化以形成光刻膠部件。然后，通過蝕刻工藝30將光刻膠20上的圖案轉印到下方的鰭結構11。

參照圖15Y和圖15X，去除鰭結構11的頂部。此后剝離光刻膠20。鰭結構11的剩余部分包括介于隔離區(qū)域10與鰭結構11的部分111之間的 下部。下部包括位于頂部的表面S4。表面S4可以位于隔離結構10的表面S3上方、與表面S3平齊或位于表面S3下方。

參照圖16Y和圖16X，執(zhí)行在鰭結構11的表面S4的頂部上生長半導體層19。對應的操作示為圖13中的操作431。

半導體層19上覆鰭結構11的剩余部分的頂部以形成具有厚度TH2的半導體層19的水平部分。半導體層19的層部分進行加襯里于部分111以形成具有厚度TH1的半導體層19的垂直部分。沿著鰭結構11上方的半導體層19的水平部分和垂直部分形成多個邊角。第一邊角1C位于半導體層19的水平部分和垂直部分的接合處。第二邊角2C定位為鄰近半導體層19的垂直部分的頂部。如圖16X所示，半導體層19的垂直部分低于部分111。

通過諸如一些外延生長的任何適當?shù)姆椒ㄉL半導體層19。一些外延生長包括諸如氣相外延(VPE)、超高真空化學氣相沉積(UHV-CVD)、液相外延(LPE)和/或分子束外延(MBE)的一些工藝。用于一些外延反應的一些氣體源是四氯化硅、硅烷、二氯甲硅烷或三氯甲硅烷的氫還原。通過外延生長的持續(xù)時間來控制半導體層19的厚度TH1和TH2。

其他外延生長包括諸如固相外延(SPE)或選擇性外延生長(SEG)的一些工藝。SPE工藝將半導體材料的非晶區(qū)域轉換為晶體結構以形成半導體層19。半導體層19包括硅。選擇性外延生長(SEG)工藝包括生長和蝕刻共存，在SEG的不同外延階段，一些生長率大于或小于一些蝕刻率，因此對應的凈效果分別是生長或蝕刻。在室中使用低壓化學氣相沉積(CVD)來執(zhí)行SEG。

在整個SEG工藝期間通過控制一些蝕刻與生長比率來調整半導體層19的厚度TH1和TH2。一些工藝條件包括用于生長/蝕刻工藝的工藝氣體的類型和流速。工藝氣體的流速被調整以控制半導體層19的厚度TH1和TH2。

LPCVD包括將表面S4暴露給高真空。包括工藝氣體的氣體流被引導至表面S4，以在表面S4上沉積工藝氣體。工藝氣體被沉積為具有至少近似一個單層的覆蓋率。在一些實施例中，沉積在表面S4上的諸如Si的材料與鰭結構11的材料相同以形成同質外延結構。

液相外延(LPE)包括通過表面S4之上的過飽和熔體沉淀晶體膜。增加溫度直到發(fā)生相變，然后降低用于沉淀。通過控制一些冷卻率，控制用于半導體層19的生長率。冷卻率可以是連續(xù)的或者以離散的遞增等級。

在一些其他實施例中，外延生長包括在表面S4的晶格失配目標上沉積半導體層19的一些可結晶元素材料層，以在鰭結構11上制造多原子層。在一些努力中產(chǎn)生缺陷，以在鰭結構11的不同種類的材料上外延生長半導體層19的一種晶體材料。半導體層19的材料的晶格大小可以不同于鰭結構11的材料的晶格大小。在半導體層19中生成缺陷的材料沉積期間，開始的鰭結構11與半導體層19的隨后層之間的晶格失配產(chǎn)生應力。

操作441在半導體層19上形成覆蓋層(未示出)以在其中形成應力。在圖17Y和圖17X中，操作451對半導體層19執(zhí)行熱退火以形成位錯12。

覆蓋層毯式形成在半導體層19的頂部和柵極結構14的一些部分上。覆蓋層共形地上覆跟隨半導體層19和柵極結構14的輪廓。覆蓋層的一些材料包括氮化硅、氮化鈦、氮氧化物、氧化物、SiGe、SiC、SiON和/或它們的組合。覆蓋層包括固有的拉伸應力或壓縮應力。對于成為p型FinFET的FinFET前體100，覆蓋層包括固有的壓縮應力。相反，對于成為n型FinFET的FinFET前體100，覆蓋層包括固有的拉伸應力。調整覆蓋層的形成工藝以將應力調整為期望值。形成工藝為任何適當?shù)墓に?，諸如原子層沉積(ALD)、化學氣相沉積(CVD)或物理氣相沉積(PVD)等。通過低壓CVD(LPCVD)形成包括氮化硅的覆蓋層，通過等離子體增強CVD(PECVD)形成氮化硅，通過CVD工藝形成原硅酸四乙酯，通過高縱橫比工藝(HARP)形成氧化硅。

在一些實施例中，對FinFET前體100執(zhí)行PAI(未示出)以在覆蓋層和半導體層19內創(chuàng)建非晶區(qū)域(未示出)。非晶區(qū)域包括非晶硅以及一些多晶硅顆粒。柵極結構14下方的鰭結構11的部分111被保護不受PAI的影響，并且保持具有晶體結構。在圖16X中示出部分111，因為去除了鰭結構11的頂部。

在一些實施例中，省略PAI工藝，使得如圖13中的操作441至451所示，在形成覆蓋層之后對FinFET前體100執(zhí)行熱退火。在圖13中，操 作451對FinFET前體100執(zhí)行熱退火。執(zhí)行熱退火以形成鄰近第一邊角1C和第二邊角2C的位錯12。使用快速熱退火(RTA)、激光退火或其他退火方法來執(zhí)行熱退火。在一些實施例中，使用尖峰RTA執(zhí)行熱退火。熱退火可包括長時間預熱。

作為熱退火的結果，利用從覆蓋層得到的記憶應力使半導體層19再結晶。通過任何適當?shù)墓に?包括濕蝕刻或干蝕刻工藝)去除覆蓋層。在另一實例中，通過CMP工藝去除覆蓋層。去除覆蓋層，鰭結構11保持應力效果。通過圖13中的操作431、441和451保持應力效果。

在圖17Y和圖17X中，位錯12從第一邊角1C和第二邊角2C朝向柵極結構14向下延伸。位錯12到達部分111以及鰭結構11位于隔離區(qū)域10的表面S3下方的剩余部分。

在形成位錯12之后去除覆蓋層。在鄰近第一邊角1C和第二邊角2C的半導體層19內形成位錯12。位錯12在柵極結構14的兩側幾乎對稱。去除半導體層19，位錯12保持在部分111以及鰭結構11位于隔離區(qū)域10的表面S3下方的剩余部分中。通過任何適當?shù)墓に?包括光刻工藝和蝕刻工藝)去除半導體層19。

在圖18Y和圖18X中，留下鰭結構11的一些剩余部分。剩余部分的表面S4可以位于隔離區(qū)域10的表面S3上方、與表面S3平齊或位于表面S3下方。表面S4和表面S3基本平坦。在圖18X中露出部分111。

位錯12的下邊緣L位于鰭結構11的剩余部分的表面S4下方。位錯12保留在鰭結構11的部分111中。通過蝕刻工藝縮短位錯12，因為通過位錯12形成的平面尺寸減小。通過蝕刻工藝中的一些工藝參數(shù)來確定表面S4的高度。表面S4可以位于隔離區(qū)域10的表面S3上方、與表面S3平齊或者位于表面S3下方。表面S4和表面S3基本平坦。

位錯12的下部保持在鰭結構11中。下部為平面形式并包括下邊緣L。下邊緣L平行于第二縱軸(方向Y)。位于柵極結構14兩側的位錯12相對于柵極結構14幾乎對稱。在一些實施例中，去除半導體層19的部分，半導體層19的剩余部分(未示出)位于鰭結構11的頂部上。

在圖19Y、圖19X和圖19中，在鰭結構11的剩余部分的頂部上生長 外延區(qū)域13，并且使位錯12延續(xù)到外延區(qū)域13中。形成在外延區(qū)域13內的位錯12與鰭結構11內的位錯平行。

通過任何適當?shù)姆椒?一些外延工藝)生長外延區(qū)域13。外延工藝包括諸如化學氣相沉積(CVD)沉積技術(例如，氣相外延(VPE)、金屬有機化學氣相沉積CVD(MOCVD)、超高真空化學氣相沉積(UHV-CVD))、分子束外延(MBE)、固相外延(SPE)、液相外延(LPE)、選擇性外延生長(SEG)的工藝和/或其他適當?shù)墓に?。外延工藝使用工藝氣體和/或液體，其與鰭結構11的組成相互作用。位錯12從鰭結構11復制到外延區(qū)域13中。在一些實施例中，外延區(qū)域13被原位摻雜。一些摻雜物包括：p型摻雜物，諸如硼或BF₂；n型摻雜物，諸如磷或砷；和/或包括它們的組合的其他適當?shù)膿诫s物。在一些其他實施例中，外延區(qū)域13不被原位摻雜。

SPE工藝將半導體材料的非晶區(qū)域轉換為晶體結構以形成外延區(qū)域13。SEG工藝包括生長和蝕刻共存。在室中使用低壓化學氣相沉積(LPCVD)執(zhí)行SEG。LPCVD包括將表面S4暴露于高真空。包括工藝氣體的氣體流被引導至表面S4以在表面S4上沉積工藝氣體。

外延層13中的材料的晶格尺寸可以不同于鰭結構11中的材料的晶格尺寸。在將位錯12中的缺陷從鰭結構11傳播至外延層13的材料沉積期間，開始的鰭結構11與外延層13的隨后層之間的晶格失配創(chuàng)建應力。

致力于在具有位錯12的不同種類的材料的表面上外延生長一種晶體管材料的過程中，兩種材料的不同晶格尺寸導致鄰近位錯12的晶格失配。在將位錯12復制到外延層13中的材料沉積期間，開始的表面(諸如表面S4)和隨后層(諸如外延層13)之間的晶格失配創(chuàng)建應力。

本發(fā)明的一些實施例提供了一種制造半導體器件的方法，包括：接收FinFET前體，該FinFET前體包括形成在隔離區(qū)域之間的鰭結構以及形成在鰭結構的一部分上方使得鰭結構的側壁與柵極結構的柵極間隔件接觸的柵極結構；圖案化鰭結構，以包括從隔離區(qū)域突出的至少一個向上階梯；在鰭結構、隔離區(qū)域和柵極結構上方形成覆蓋層；對FinFET前體執(zhí)行退火工藝，以沿著向上階梯形成至少兩個位錯；以及去除覆蓋層。

本發(fā)明的一些實施例提供了一種制造半導體器件的方法，包括：接收 FinFET前體，該FinFET前體包括形成在一些隔離區(qū)域之間的鰭結構以及形成在所述鰭結構的一部分上方的柵極結構；去除位于柵極結構的任一側的鰭結構的頂部；在鰭結構的剩余部分的頂部上生長外延層，使得在鰭結構上方形成多個邊角；在半導體層上方形成覆蓋層；對FinFET前體執(zhí)行圖和工藝，以形成鄰近邊角的多個位錯；以及去除覆蓋層。

本發(fā)明的一些實施例提供了一種半導體器件，包括：鰭結構，位于隔離區(qū)域之間。鰭結構包括第一縱軸。柵極結構位于鰭結構的一部分上方。鰭結構的該部分與柵極間隔件接觸。至少一個外延區(qū)域設置在鰭結構的頂部上并與柵極結構接觸。多個位錯形成在外延區(qū)域內和鰭結構內。

上面論述了多個實施例的特征使得本領域技術人員能夠更好地理解本發(fā)明的各個方面。本領域技術人員應該理解，他們可以容易地以本公開為基礎設計或修改用于執(zhí)行與本文所述實施例相同的目的和/或實現(xiàn)相同優(yōu)點的其他工藝和結構。本領域技術人員還應該意識到，這些等效結構不背離本發(fā)明的精神和范圍，并且可以在不背離本發(fā)明的精神和范圍的情況下做出各種變化、替換和改變。