半導(dǎo)體器件及其形成方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件及其形成方法，半導(dǎo)體器件包括：具有多個(gè)器件區(qū)域的襯底、形成于器件區(qū)域中的多個(gè)晶體管；并聯(lián)第一端部晶體管的源區(qū)的第一金屬線；并聯(lián)第二端部晶體管的漏區(qū)的第二金屬線；串聯(lián)每個(gè)器件區(qū)域中的柵極的第三金屬線。形成方法包括：提供具有多個(gè)器件區(qū)域的襯底；形成柵極；在襯底表面形成摻雜區(qū)；采用第一金屬線將位于每個(gè)器件區(qū)域中的第一端部晶體管的源區(qū)并聯(lián)；采用第二金屬線將位于每個(gè)器件區(qū)域中的第二端部晶體管的漏區(qū)并聯(lián)；采用第三金屬線將每個(gè)器件區(qū)域中的柵極串聯(lián)。本發(fā)明的有益效果在于：第一金屬線與第二金屬線之間的距離更大，第一、第二金屬線之間的寄生電容減小，進(jìn)而改善了整個(gè)半導(dǎo)體器件的射頻特性。
【專利說明】半導(dǎo)體器件及其形成方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，具體涉及一種半導(dǎo)體器件及其形成方法。

【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的發(fā)展，半導(dǎo)體器件的集成度越來越高，半導(dǎo)體器件的特征尺寸越來越小，半導(dǎo)體器件受到射頻特性的影響也變得越來越明顯。
[0003]因此，如何在半導(dǎo)體器件尺寸減小且器件之間集成度增大的前提下，使形成的半導(dǎo)體器件仍能夠達(dá)到預(yù)期的效能，成為本領(lǐng)域技術(shù)人員需要解決的技術(shù)問題。


【發(fā)明內(nèi)容】

[0004]本發(fā)明解決的問題是提供一種半導(dǎo)體器件及其形成方法，以形成具有較好射頻特性的半導(dǎo)體器件。
[0005]為解決上述問題，本發(fā)明提供一種半導(dǎo)體器件，包括:
[0006]襯底，所述襯底包括多個(gè)器件區(qū)域；
[0007]所述器件區(qū)域中形成有多個(gè)晶體管，所述器件區(qū)域兩端的晶體管分別為第一端部晶體管以及第二端部晶體管；
[0008]所述第一端部晶體管與其相鄰的晶體管共漏區(qū)，所述第二端部晶體管與其相鄰的晶體管共源區(qū)；每個(gè)器件區(qū)域中除第一端部晶體管和第二端部晶體管之外的其他晶體管均與其自身兩側(cè)相鄰的晶體管共源區(qū)且共漏區(qū)；
[0009]第一金屬線，將位于每個(gè)器件區(qū)域中的第一端部晶體管的源區(qū)并聯(lián)；
[0010]第二金屬線，將位于每個(gè)器件區(qū)域中的第二端部晶體管的漏區(qū)并聯(lián)；
[0011]第三金屬線，將所述多個(gè)器件區(qū)域中所有晶體管的柵極串聯(lián)。
[0012]可選的，所述半導(dǎo)體器件還包括多個(gè)第一電阻，用于與每個(gè)器件區(qū)域中的柵極串聯(lián)。
[0013]可選的，所述半導(dǎo)體器件還包括第二電阻，所述第二電阻的一端與所述第一金屬線相連，另一端與所述第二金屬線相連。
[0014]可選的，所述半導(dǎo)體器件還包括多個(gè)第三電阻，所述第三電阻串聯(lián)于器件區(qū)域中各晶體管的源區(qū)和漏區(qū)之間。
[0015]可選的，所述半導(dǎo)體器件還包括相互間隔排列的第一插塞和第二插塞，所述第一插塞上設(shè)有第四金屬線，所述第二插塞上設(shè)有第五金屬線；其中，
[0016]第三電阻的一端通過第四金屬線和第一插塞與晶體管的源區(qū)相連，第三電阻的另一端通過第五金屬線和第二插塞與晶體管的漏區(qū)相連；
[0017]所述第一插塞的高度與第二插塞的高度不同。
[0018]此外，本發(fā)明還提供一種半導(dǎo)體器件的形成方法，包括:
[0019]提供襯底；
[0020]將所述襯底劃分為多個(gè)器件區(qū)域；
[0021]在襯底上的每一器件區(qū)域中形成多個(gè)柵極；
[0022]對每一個(gè)器件區(qū)域中從柵極露出的襯底進(jìn)行離子摻雜，以在襯底表面形成摻雜區(qū)，所述摻雜區(qū)作為所述晶體管的源區(qū)或者漏區(qū)；
[0023]所述器件區(qū)域兩端的晶體管分別為第一端部晶體管以及第二端部晶體管；
[0024]所述第一端部晶體管與其相鄰的晶體管共漏區(qū)，所述第二端部晶體管與其相鄰的晶體管共源區(qū)；每個(gè)器件區(qū)域中除第一端部晶體管和第二端部晶體管之外的其他晶體管均與其自身兩側(cè)相鄰的晶體管共源區(qū)且共漏區(qū)；
[0025]采用第一金屬線將位于每個(gè)器件區(qū)域中的第一端部晶體管的源區(qū)并聯(lián)；
[0026]采用第二金屬線將位于每個(gè)器件區(qū)域中的第二端部晶體管的漏區(qū)并聯(lián)；
[0027]采用第三金屬線將所述多個(gè)器件區(qū)域中所有晶體管的柵極串聯(lián)。
[0028]可選的，形成柵極的步驟之后，所述形成方法還包括:形成第一電阻，所述第一電阻用于與每個(gè)器件區(qū)域中的柵極串聯(lián)。
[0029]可選的，在形成第一金屬線和第二金屬線的步驟之后，所述形成方法還包括:形成第二電阻，并使所述第二電阻的一端與所述第一金屬線相連，另一端與第二金屬線相連。
[0030]可選的，形成第一金屬線和第二金屬線的步驟之后，所述形成方法還包括:形成多個(gè)第三電阻，并使所述第三電阻串聯(lián)于器件區(qū)域中各晶體管的源區(qū)和漏區(qū)之間。
[0031]可選的，形成第三電阻的步驟還包括:
[0032]在晶體管的源區(qū)和漏區(qū)上相互間隔地形成第一插塞和第二插塞，其中，使第一插塞的高度與第二插塞的高度不同；
[0033]在所述第一插塞上形成第四金屬線，在第二插塞上形成第五金屬線；
[0034]使第三電阻的一端通過第四金屬線和第一插塞與晶體管的源區(qū)相連，第三電阻的另一端通過第五金屬線和第二插塞與晶體管的漏區(qū)相連。
[0035]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0036]柵極信號通過第三金屬線施加在每一個(gè)晶體管的柵極上，源區(qū)、漏區(qū)信號分別通過第一、第二金屬線施加在每個(gè)器件區(qū)域中的第一端部晶體管源區(qū)以及第二端部晶體管漏區(qū)上，由于每一個(gè)柵極上都施加有信號，每個(gè)柵極下方的溝道區(qū)導(dǎo)通，這樣第二端部晶體管的漏區(qū)便可以通過這些柵極的溝道區(qū)與第一端部晶體管的源區(qū)導(dǎo)通，也就是說，每一個(gè)器件區(qū)域中的所有晶體管在工作時(shí)共同構(gòu)成一個(gè)更大的晶體管，所述更大的晶體管的源區(qū)(也就是第一端部晶體管的源區(qū))上設(shè)置的第一金屬線與漏區(qū)(也就是第二端部晶體管的漏區(qū))上設(shè)置第二金屬線之間的距離相對更大，根據(jù)電容公式，第一、第二金屬線之間的寄生電容減小，也就是說每個(gè)器件區(qū)域的寄生電容減小，進(jìn)而改善了整個(gè)半導(dǎo)體器件的射頻特性。

【專利附圖】

【附圖說明】
[0037]圖1和圖2為現(xiàn)有技術(shù)中的半導(dǎo)體器件的結(jié)構(gòu)示意圖；
[0038]圖3至圖5是本發(fā)明半導(dǎo)體器件一實(shí)施例中各個(gè)步驟的結(jié)構(gòu)示意圖；
[0039]圖6和圖7為本發(fā)明半導(dǎo)體器件另一實(shí)施例中各個(gè)步驟的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0040]半導(dǎo)體器件的射頻性能可以通過效能值(Figure of Merit, F0M)來衡量,半導(dǎo)體器件的效能值越小，器件射頻特性越好。具體來說，效能值可以通過半導(dǎo)體器件的插入損耗(insert1n loss)以及隔離度(isolat1n)體現(xiàn)，插入損耗可以通過半導(dǎo)體器件的電阻(Ron)體現(xiàn)，隔離度可以通過半導(dǎo)體器件的關(guān)態(tài)電容體現(xiàn)，所以在公式計(jì)算中，效能值的大小可以通過電阻(RJ和(C；ff)相乘得到。
[0041]參考圖1和圖2，為現(xiàn)有技術(shù)中的半導(dǎo)體器件的結(jié)構(gòu)示意圖，其中圖1為多個(gè)晶體管組成的半導(dǎo)體器件的俯視圖，圖2為圖1中A-A'線的剖視圖。
[0042]從圖1結(jié)合圖2可以看出，現(xiàn)有的半導(dǎo)體器件中包含多個(gè)器件區(qū)域40，每一個(gè)器件區(qū)域40中均形成有多個(gè)晶體管，每個(gè)晶體管包括形成在襯底4上的柵極1，以及形成于柵極1兩側(cè)的襯底4中的摻雜區(qū)6、8，所述摻雜區(qū)6、8分別作為晶體管的源區(qū)和漏區(qū)。
[0043]在現(xiàn)有技術(shù)中，為了給這些晶體管的源區(qū)、漏區(qū)和柵極施加信號，金屬線2通過導(dǎo)電插塞7與每個(gè)晶體管的源區(qū)連接；金屬線3通過導(dǎo)電插塞7與每個(gè)晶體管的漏區(qū)連接；金屬線5通過導(dǎo)電插塞(圖中未示出)與每一個(gè)晶體管的柵極1連接。其中，源區(qū)和漏區(qū)所連接的金屬線2、3 —般是在同一個(gè)步驟中形成的，也就是說金屬線2、和金屬線3形成于同一層，且由于現(xiàn)有的晶體管的尺寸越來越小，源區(qū)和漏區(qū)之間的距離也變小，這使得金屬線2、3之間的間距dl變小。根據(jù)平板電容公式，簡述先2、3之間的寄生電容大小會變大，這會導(dǎo)致半導(dǎo)體器件的關(guān)態(tài)電容的大小增加，進(jìn)而導(dǎo)致半導(dǎo)體器件的效能值變大，這不利于提升半導(dǎo)體器件的射頻特性。
[0044]為此，本發(fā)明提供一種半導(dǎo)體器件，包括:
[0045]襯底，所述襯底包括多個(gè)器件區(qū)域；所述器件區(qū)域中形成有多個(gè)晶體管，所述器件區(qū)域兩端的晶體管分別為第一端部晶體管以及第二端部晶體管；所述第一端部晶體管與其相鄰的晶體管共漏區(qū)，所述第二端部晶體管與其相鄰的晶體管共源區(qū)；每個(gè)器件區(qū)域中除第一端部晶體管和第二端部晶體管之外的其他晶體管均與其自身兩側(cè)相鄰的晶體管共源區(qū)且共漏區(qū)；第一金屬線，將位于每個(gè)器件區(qū)域中的第一端部晶體管的源區(qū)并聯(lián)；第二金屬線，將位于每個(gè)器件區(qū)域中的第二端部晶體管的漏區(qū)并聯(lián)；第三金屬線，將所述多個(gè)器件區(qū)域中所有晶體管的柵極串聯(lián)。
[0046]柵極信號通過第三金屬線施加在每一個(gè)晶體管的柵極上，源區(qū)、漏區(qū)信號分別通過第一、第二金屬線施加在每個(gè)器件區(qū)域中的第一端部晶體管源區(qū)以及第二端部晶體管漏區(qū)上，由于每一個(gè)柵極上都施加有信號，每個(gè)柵極下方的溝道區(qū)導(dǎo)通，這樣第二端部晶體管的漏區(qū)便可以通過這些柵極的溝道區(qū)與第一端部晶體管的源區(qū)導(dǎo)通，也就是說，每一個(gè)器件區(qū)域中的所有晶體管在工作時(shí)共同構(gòu)成一個(gè)更大的晶體管，所述更大的晶體管的源區(qū)(也就是第一端部晶體管的源區(qū))上設(shè)置的第一金屬線與漏區(qū)(也就是第二端部晶體管的漏區(qū))上設(shè)置第二金屬線之間的距離相對更大，根據(jù)電容公式，第一、第二金屬線之間的寄生電容減小，也就是說每個(gè)器件區(qū)域的寄生電容減小，進(jìn)而改善了整個(gè)半導(dǎo)體器件的射頻特性。
[0047]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0048]參考圖3至圖5是本發(fā)明半導(dǎo)體器件在本實(shí)施例中的結(jié)構(gòu)示意圖。
[0049]本發(fā)明的半導(dǎo)體器件將襯底劃分為多個(gè)器件區(qū)域，每個(gè)單獨(dú)的器件區(qū)域之中都形成有多個(gè)晶體管，每個(gè)器件區(qū)域中，除了位于器件區(qū)域兩端的晶體管之外，設(shè)置在兩端的晶體管之間的晶體管均共用源區(qū)和漏區(qū)。位于兩端的晶體管與這些設(shè)置在中間的晶體管之間共用源區(qū)，或者共用漏區(qū)，沒有共用的源區(qū)或者漏區(qū)用于和本發(fā)明的第一金屬線或者第二金屬線電連接，用于接受源極信號或者漏極信號。
[0050]首先參考圖3和圖4，圖3為圖4均為本發(fā)明的半導(dǎo)體器件中一個(gè)單獨(dú)的器件區(qū)域10的結(jié)構(gòu)示意圖，其中圖3為圖4中沿B-B'方向的剖視圖。
[0051]在本實(shí)施例中，用于形成晶體管的襯底為絕緣體上硅結(jié)構(gòu)，包括半導(dǎo)體基底90、形成于所述半導(dǎo)體基底90上的氧化絕緣層110以及形成于所述氧化絕緣層110上的半導(dǎo)體層100。此處為現(xiàn)有技術(shù)，本發(fā)明對此不作贅述，同時(shí)也不作任何限定。
[0052]本發(fā)明將所述襯底劃分為多個(gè)器件區(qū)域，每個(gè)器件區(qū)域用于形成多個(gè)晶體管。
[0053]為了便于描述，定義位于器件區(qū)域10兩端的晶體管為第一端部晶體管a和第二端部晶體管b。如前文所述，設(shè)置在第一端部晶體管a和第二端部晶體管b之間的其他晶體管之間均共用源區(qū)和漏區(qū)(圖中未示出)，第一端部晶體管a的與其相鄰的晶體管共用漏區(qū)102a,第一端部晶體管a的源區(qū)101a通過導(dǎo)電插塞210a與第一金屬線220a電連接，以接收傳入器件區(qū)域10的源極信號；第二端部晶體管b與其相鄰的晶體管共用源區(qū)101b，第二端部晶體管b的漏區(qū)102b通過導(dǎo)電插塞210b與第二金屬線220b電連接，以接收傳入器件區(qū)域10的漏極信號。
[0054]由于在每一個(gè)器件區(qū)域10中，只需要分別在第一端部晶體管a的源區(qū)101a以及第二端部晶體管b的漏區(qū)102b設(shè)置第一金屬線220a以及第二金屬線220b，而設(shè)置在第一端部晶體管a和第二端部晶體管b之間的其他晶體管的源區(qū)和漏區(qū)上不需要設(shè)置金屬線與之連接，相對于現(xiàn)有技術(shù)，本發(fā)明增加了第一金屬線220a以及第二金屬線220b之間的距離，根據(jù)電容公式，第一金屬線220a以及第二金屬線220b之間的寄生電容可以在一定程度上減小，也就是說每個(gè)器件區(qū)域的寄生電容都能得到減小，進(jìn)而改善了整個(gè)半導(dǎo)體器件的射頻特性。
[0055]此外，從圖4中可以看出，一個(gè)器件區(qū)域10的端部可以并排的設(shè)置多個(gè)第一端部晶體管a或者第二端部晶體管b。但是本發(fā)明對此不作任何限定，在實(shí)際應(yīng)用中，每個(gè)器件單元10中排布多少第一端部晶體管a或者第二端部晶體管b應(yīng)當(dāng)根據(jù)實(shí)際情況而定。
[0056]此時(shí)，用于和每一個(gè)第一端部晶體管a源極101a電連接的第一金屬線220a將每一個(gè)源極101a并聯(lián)。同理，用于和每一個(gè)第二端部晶體管b漏極102b電連接的第二金屬線220b將每一個(gè)漏極102b并聯(lián)。
[0057]繼續(xù)參考圖3和圖4，器件區(qū)域10中形成有多個(gè)柵極120(圖3和圖4中僅畫出了部分柵極)，每一個(gè)柵極120對應(yīng)于一個(gè)晶體管。如前文所述，由于本實(shí)施例中在器件區(qū)域的端部并排設(shè)置有多個(gè)第一端部晶體管a或者第二端部晶體管b，因此所述柵極120在襯底平面上呈長條形。
[0058]半導(dǎo)體器件中的每一個(gè)柵極120均與第三金屬線99電連接，以接收傳入器件區(qū)域10的柵極信號，這樣在本發(fā)明的半導(dǎo)體器件以每一個(gè)器件區(qū)域?yàn)閱挝还ぷ鲿r(shí)，柵極120接入的柵極信號使柵極120兩側(cè)的源區(qū)和漏區(qū)之間導(dǎo)通，進(jìn)而使第一端部晶體管a接入的源極與第二端部晶體管b的漏極導(dǎo)通，進(jìn)而實(shí)現(xiàn)整個(gè)器件區(qū)域10中所有晶體管的導(dǎo)通。
[0059]除此之外，在一個(gè)器件區(qū)域10中設(shè)置多個(gè)柵極120還可以提高器件區(qū)域10整體的抗電壓級別。
[0060]結(jié)合參考圖5，表示了多個(gè)器件區(qū)域同時(shí)存在時(shí)的場景。其中，第一金屬線220a將每一個(gè)器件區(qū)域中的每一個(gè)源極101a并聯(lián)；第二金屬線220b將每一個(gè)器件區(qū)域中的每一個(gè)漏極102b并聯(lián)；每一個(gè)器件區(qū)域中的柵極120之間通過第三金屬線99串聯(lián)。
[0061]設(shè)置多個(gè)器件區(qū)域可以增加整個(gè)半導(dǎo)體器件所能夠承受的電流。
[0062]在本實(shí)施例中，本發(fā)明的半導(dǎo)體器件還包括多個(gè)第一電阻310，用于與每個(gè)器件區(qū)域中的柵極120串聯(lián)。這樣的好處在于可以防止加載到源極101a或者漏區(qū)102b上的高頻信號從柵極120泄漏。
[0063]需要說明的是，圖5中將多個(gè)第一電阻310統(tǒng)一表示在圖中，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在實(shí)際電路中，所述第一電阻310應(yīng)當(dāng)是分別與每個(gè)器件區(qū)域中的柵極120串聯(lián)的。
[0064]在本實(shí)施例中，所述第一電阻310可以是一個(gè)具有較高阻值的直流偏置電阻，其阻值可以從幾百歐到幾千歐。但是本發(fā)明對所述第一電阻310的阻值不作限定，同時(shí)也對是否必須設(shè)置所述第一電阻310不作限定。
[0065]在本實(shí)施例中，所述半導(dǎo)體器件還包括第二電阻320，所述第二電阻320的一端與所述第一金屬線220a相連，另一端與第二金屬線220b相連。所述第二電阻320可以使第一金屬線220a與第二金屬線220b之間的電位一致。
[0066]同樣的，本發(fā)明對是否必須設(shè)置所述第二電阻320不作任何限定。
[0067]參考圖6和圖7，為本發(fā)明的半導(dǎo)體器件第二實(shí)施例的結(jié)構(gòu)示意圖。其中，圖6示出了本發(fā)明半導(dǎo)體器件中兩個(gè)器件區(qū)域10和30的結(jié)構(gòu)示意圖，圖7為圖6沿C-C'的剖視圖。
[0068]本實(shí)施例與上一實(shí)施例的區(qū)別在于，本實(shí)施例的半導(dǎo)體器件還包括多個(gè)第三電阻370，所述第三電阻370串聯(lián)于器件區(qū)域中各晶體管的源區(qū)和漏區(qū)之間。所述第三電阻370分別為各晶體管提供了直流偏置，這樣所有晶體管的電位均可以通過所述第三電阻370進(jìn)行控制。
[0069]具體的，在本實(shí)施例中還包括相互間隔排列的第一插塞221c和第二插塞221d，所述第一插塞221c上設(shè)有第四金屬線220c,所述第二插塞221d上設(shè)有第五金屬線220d。
[0070]其中，第三電阻370的一端通過第四金屬線220c和第一插塞221c與晶體管的源區(qū)相連，第三電阻370的另一端通過第五金屬線220d和第二插塞221d與晶體管的漏區(qū)相連；
[0071]需要說明的是，圖6中僅畫出了部分第四金屬線220c和第五金屬線220d。
[0072]在本實(shí)施例中，所述第一插塞221c的高度與第二插塞221d的高度不同。例如，所述第一插塞221c的高度可以大于第二插塞221d(參考圖7)。這樣的好處在于，可以將第四金屬線220c和第五金屬線220d在垂直與襯底的方向上相互錯(cuò)開，減少第四金屬線220c和第五金屬線220d之間的相對面積，根據(jù)電容公式，這樣有利于減小第四金屬線220c和第五金屬線220d之間的寄生電容的大小。
[0073]此外，在本發(fā)明的其他實(shí)施例中，所述第一插塞221c的高度也可以小于第二插塞221d，這樣同樣能夠達(dá)到將第四金屬線220c和第五金屬線220d在垂直與襯底的方向上相互錯(cuò)開，進(jìn)而減少第四金屬線220c和第五金屬線220d之間的相對面積的目的。
[0074]此外，本發(fā)明還提供一種半導(dǎo)體器件的形成方法，參考圖3和圖4，示出了其中一個(gè)器件區(qū)域10的結(jié)構(gòu)示意圖，其中圖3為圖4中沿B-B'方向的剖視圖。
[0075]在本實(shí)施例中，所述形成方法包括以下步驟:
[0076]提供襯底；
[0077]將所述襯底劃分為多個(gè)器件區(qū)域，例如器件區(qū)域10 ；
[0078]在本實(shí)施例中，所述襯底為絕緣體上硅結(jié)構(gòu)，包括半導(dǎo)體基底90、形成于所述半導(dǎo)體基底90上的氧化絕緣層110以及形成于所述氧化絕緣層110上的半導(dǎo)體層100。
[0079]在這之后，在襯底上的每一器件區(qū)域中形成用于定義多個(gè)晶體管的多個(gè)柵極120，形成的各個(gè)柵極120用于定義在器件區(qū)域10中形成的晶體管。
[0080]對每一個(gè)器件區(qū)域中從柵極露出的襯底進(jìn)行離子摻雜，以在襯底表面(也就是本實(shí)施例中的半導(dǎo)體層100表面)形成摻雜區(qū)，所述摻雜區(qū)作為所述晶體管的源區(qū)或者漏區(qū)；
[0081]為了便于描述，定義所述器件區(qū)域兩端的晶體管分別為第一端部晶體管a以及第二端部晶體管b ；
[0082]所述第一端部晶體管a的源區(qū)101a通過導(dǎo)電插塞210a與第一金屬線220a電連接，以接收傳入器件區(qū)域10的源極信號，第一端部晶體管a的與其相鄰的晶體管共用漏區(qū)102a ;同理，所述第二端部晶體管b的漏區(qū)102b通過導(dǎo)電插塞210b與第二金屬線220b電連接，以接收傳入器件區(qū)域10的漏極信號，第二端部晶體管b與其相鄰的晶體管共用源區(qū)101b。
[0083]本發(fā)明的形成方法只需要分別在第一端部晶體管a的源區(qū)101a以及第二端部晶體管b的漏區(qū)102b設(shè)置第一金屬線220a以及第二金屬線220b，而設(shè)置在第一端部晶體管a和第二端部晶體管b之間的其他晶體管的源區(qū)和漏區(qū)上不需要設(shè)置金屬線與之連接。根據(jù)電容公式，第一金屬線220a以及第二金屬線220b之間的寄生電容可以在一定程度上減小，也就是說每個(gè)器件區(qū)域的寄生電容都能得到減小，進(jìn)而改善了整個(gè)半導(dǎo)體器件的射頻特性。
[0084]結(jié)合參考圖5，表示了多個(gè)器件區(qū)域同時(shí)存在時(shí)的場景。其中，第一金屬線220a將每一個(gè)器件區(qū)域中的每一個(gè)源極101a并聯(lián)，第二金屬線220b將每一個(gè)器件區(qū)域中的每一個(gè)漏極102b并聯(lián)，采用第三金屬線99將所述多個(gè)器件區(qū)域中所有晶體管的柵極120串聯(lián)。
[0085]設(shè)置多個(gè)器件區(qū)域可以增加整個(gè)半導(dǎo)體器件所能夠承受的電流。
[0086]在本實(shí)施例中，所述形成方法還包括提供第一電阻310，所述第一電阻用于與每個(gè)器件區(qū)域中的柵極串聯(lián)。這樣的好處在于可以防止加載到源極101a或者漏區(qū)102b上的高頻信號從柵極120泄漏。
[0087]需要說明的是，圖5中將多個(gè)第一電阻310統(tǒng)一表示在圖中，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在實(shí)際電路中，所述第一電阻310應(yīng)當(dāng)是分別與每個(gè)器件區(qū)域中的柵極120串聯(lián)的。
[0088]具體的，所述第一電阻310可以是一個(gè)具有較高阻值的直流偏置電阻，其阻值可以從幾百歐到幾千歐。但是本發(fā)明對所述第一電阻310的阻值不作限定/
[0089]在本實(shí)施例中，所述形成方法還包括:提供第二電阻320，所述第二電阻320的一端與所述第一金屬線220a相連,另一端與第二金屬線220b相連。
[0090]所述第二電阻320可以使第一金屬線220a與第二金屬線220b之間的電位一致。同樣的，本發(fā)明對是否必須設(shè)置所述第二電阻320不作任何限定。
[0091]此外，參考圖6和圖7，為本發(fā)明的半導(dǎo)體器件形成方法第二實(shí)施例的結(jié)構(gòu)示意圖。其中，圖6示出了本發(fā)明半導(dǎo)體器件中兩個(gè)器件區(qū)域10和30的結(jié)構(gòu)示意圖，圖7為圖6沿C-C'的剖視圖。
[0092]本實(shí)施例與上一實(shí)施例的區(qū)別在于，本實(shí)施例的形成方法還包括以下步驟:形成第三電阻370，所述第三電阻370串聯(lián)于器件區(qū)域中各晶體管的源區(qū)和漏區(qū)之間。所述第三電阻370分別為器件區(qū)域中所有的晶體管提供了直流偏置，這樣所有晶體管的電位均可以通過所述第三電阻370進(jìn)行控制。
[0093]具體的，在本實(shí)施例中，形成第三電阻370的步驟包括:
[0094]在晶體管的源區(qū)和漏區(qū)上相互間隔地形成第一插塞221c和第二插塞221d，其中，使第一插塞221c的高度與第二插塞221d的高度不同；
[0095]在所述第一插塞221c上形成第四金屬線220c，在第二插塞221d上形成第五金屬線 220d ；
[0096]使第三電阻的一端通過第四金屬線220c和第一插塞221c與晶體管的源區(qū)相連，第三電阻的另一端通過第五金屬線220d和第二插塞221d與晶體管的漏區(qū)相連。
[0097]需要說明的是，圖6中僅畫出了部分第四金屬線220c和第五金屬線220d。
[0098]在本實(shí)施例中，使所述第一插塞221c的高度與第二插塞221d的高度不同。例如，可以使所述第一插塞221c的高度可以大于第二插塞221d(參考圖7)。這樣的好處在于，可以將第四金屬線220c和第五金屬線220d在垂直與襯底的方向上相互錯(cuò)開，減少第四金屬線220c和第五金屬線220d之間的相對面積，根據(jù)電容公式，這樣有利于減小第四金屬線220c和第五金屬線220d之間的寄生電容的大小。
[0099]此外在本發(fā)明的其他實(shí)施例中，所述第一插塞221c的高度也可以小于第二插塞221d，這樣同樣能夠達(dá)到將第四金屬線220c和第五金屬線220d在垂直與襯底的方向上相互錯(cuò)開，進(jìn)而減少第四金屬線220c和第五金屬線220d之間的相對面積的目的。
[0100]此外，本發(fā)明的形成方法可以但不限于形成上述的半導(dǎo)體器件。
[0101]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種半導(dǎo)體器件，其特征在于，包括: 襯底，所述襯底包括多個(gè)器件區(qū)域； 所述器件區(qū)域中形成有多個(gè)晶體管，所述器件區(qū)域兩端的晶體管分別為第一端部晶體管以及第二端部晶體管； 所述第一端部晶體管與其相鄰的晶體管共漏區(qū)，所述第二端部晶體管與其相鄰的晶體管共源區(qū)；每個(gè)器件區(qū)域中除第一端部晶體管和第二端部晶體管之外的其他晶體管均與其自身兩側(cè)相鄰的晶體管共源區(qū)且共漏區(qū)； 第一金屬線，將位于每個(gè)器件區(qū)域中的第一端部晶體管的源區(qū)并聯(lián)； 第二金屬線，將位于每個(gè)器件區(qū)域中的第二端部晶體管的漏區(qū)并聯(lián)； 第三金屬線，將所述多個(gè)器件區(qū)域中所有晶體管的柵極串聯(lián)。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件還包括多個(gè)第一電阻，用于與每個(gè)器件區(qū)域中的柵極串聯(lián)。
3.如權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件還包括第二電阻，所述第二電阻的一端與所述第一金屬線相連，另一端與所述第二金屬線相連。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件還包括多個(gè)第三電阻，所述第三電阻串聯(lián)于器件區(qū)域中各晶體管的源區(qū)和漏區(qū)之間。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件還包括相互間隔排列的第一插塞和第二插塞，所述第一插塞上設(shè)有第四金屬線，所述第二插塞上設(shè)有第五金屬線；其中， 第三電阻的一端通過第四金屬線和第一插塞與晶體管的源區(qū)相連，第三電阻的另一端通過第五金屬線和第二插塞與晶體管的漏區(qū)相連； 所述第一插塞的高度與第二插塞的高度不同。
6.一種半導(dǎo)體器件的形成方法，其特征在于，包括: 提供襯底； 將所述襯底劃分為多個(gè)器件區(qū)域； 在襯底上的每一器件區(qū)域中形成多個(gè)柵極； 對每一個(gè)器件區(qū)域中從柵極露出的襯底進(jìn)行離子摻雜，以在襯底表面形成摻雜區(qū)，所述摻雜區(qū)作為所述晶體管的源區(qū)或者漏區(qū)； 所述器件區(qū)域兩端的晶體管分別為第一端部晶體管以及第二端部晶體管； 所述第一端部晶體管與其相鄰的晶體管共漏區(qū)，所述第二端部晶體管與其相鄰的晶體管共源區(qū)；每個(gè)器件區(qū)域中除第一端部晶體管和第二端部晶體管之外的其他晶體管均與其自身兩側(cè)相鄰的晶體管共源區(qū)且共漏區(qū)； 采用第一金屬線將位于每個(gè)器件區(qū)域中的第一端部晶體管的源區(qū)并聯(lián)； 采用第二金屬線將位于每個(gè)器件區(qū)域中的第二端部晶體管的漏區(qū)并聯(lián)； 采用第三金屬線將所述多個(gè)器件區(qū)域中所有晶體管的柵極串聯(lián)。
7.如權(quán)利要求6所述的形成方法，其特征在于，形成柵極的步驟之后，所述形成方法還包括:形成第一電阻，所述第一電阻用于與每個(gè)器件區(qū)域中的柵極串聯(lián)。
8.如權(quán)利要求6或7所述的形成方法，其特征在于，在形成第一金屬線和第二金屬線的步驟之后，所述形成方法還包括:形成第二電阻，并使所述第二電阻的一端與所述第一金屬線相連，另一端與第二金屬線相連。
9.如權(quán)利要求6所述的形成方法，其特征在于，形成第一金屬線和第二金屬線的步驟之后，所述形成方法還包括:形成多個(gè)第三電阻，并使所述第三電阻串聯(lián)于器件區(qū)域中各晶體管的源區(qū)和漏區(qū)之間。
10.如權(quán)利要求9所述的形成方法，其特征在于，形成第三電阻的步驟還包括:在晶體管的源區(qū)和漏區(qū)上相互間隔地形成第一插塞和第二插塞，其中，使第一插塞的高度與第二插塞的高度不同； 在所述第一插塞上形成第四金屬線，在第二插塞上形成第五金屬線； 使第三電阻的一端通過第四金屬線和第一插塞與晶體管的源區(qū)相連，第三電阻的另一端通過第五金屬線和第二插塞與晶體管的漏區(qū)相連。
【文檔編號】H01L21/784GK104409458SQ201410681551
【公開日】2015年3月11日 申請日期:2014年11月24日 優(yōu)先權(quán)日:2014年11月24日
【發(fā)明者】劉張李 申請人:上海華虹宏力半導(dǎo)體制造有限公司