一種適用于體硅cmos可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，包括設(shè)置有保護環(huán)結(jié)構(gòu)的NMOS和PMOS，其特征在于，還設(shè)置有勢壘阱結(jié)構(gòu)，勢壘阱設(shè)置于NMOS與PMOS的保護環(huán)之間，其材質(zhì)為與襯底雜質(zhì)類型相反的摻雜區(qū)，其深度與體硅CMOS阱的結(jié)深相同，勢壘阱的電位處于懸浮狀態(tài)。
【專利說明】一種適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路設(shè)計制作領(lǐng)域，特別是涉及到體硅CMOS抗閂鎖效應(yīng)的器件結(jié)構(gòu)。

【背景技術(shù)】
[0002]閂鎖效應(yīng)(Latch-up Effect)是體硅CMOS固有的一種寄生雙極型效應(yīng)。由于體硅CMOS采用PN結(jié)隔離技術(shù)，在電源(VDD)端和地(VSS)之間存在PNPN四層結(jié)構(gòu)，這種PNPN結(jié)構(gòu)就是通常所說的寄生可控硅(SCR)。當寄生可控硅被觸發(fā)，即可能發(fā)生閂鎖效應(yīng)，所以這種PNPN結(jié)構(gòu)又稱閂鎖通道。發(fā)生閂鎖效應(yīng)時，電路便呈現(xiàn)低電壓、低內(nèi)阻、大電流的狀態(tài)。閂鎖效應(yīng)可導(dǎo)致電路功能失常，甚至完全燒毀而不可恢復(fù)。
[0003]閂鎖效應(yīng)的發(fā)生與體硅CMOS內(nèi)在結(jié)構(gòu)、版圖布局、工藝方法，以及使用的環(huán)境條件都有密切關(guān)系。電壓瞬變產(chǎn)生的過電應(yīng)力及光照、輻射作用是引發(fā)閂鎖效應(yīng)常見的外部原因。閂鎖效應(yīng)是體硅CMOS設(shè)計、制造和使用過程中常見的可靠性問題，因此常把產(chǎn)生閂鎖效應(yīng)的閾值條件作為衡量評價體硅CMOS性能指標之一。
[0004]在N襯底P阱體硅CMOS中，對應(yīng)PMOS管有寄生橫向PNP晶體管，對應(yīng)NMOS有寄生縱向NPN晶體管。寄生SCR結(jié)構(gòu)就是由PNP晶體管和NPN晶體管構(gòu)成的正反饋放大環(huán)路，其等效電路如圖1所示，圖中Cj為P 一阱和N—襯底結(jié)反向結(jié)電容。體硅CMOS在過電應(yīng)力的作用下產(chǎn)生雪崩擊穿到出現(xiàn)閂鎖，其I/V曲線如圖2所示。典型的I一V特性曲線呈現(xiàn)兩個負阻拐點。第一個負阻點S，電路壓降為Vsus，對應(yīng)體硅CMOS發(fā)生擊穿回掃后縱向NPN晶體管進入飽和導(dǎo)通。第二個負阻點H，對應(yīng)于SCR導(dǎo)通狀態(tài)(turn-on)，此時流過體硅CMOS的電流值為Ih，Ih稱為維持電流，Vsus稱為保持電壓。當對體硅CMOS在額定范圍內(nèi)施加工作電壓時，無負阻現(xiàn)象出現(xiàn)，則體硅CMOS無疑是安全的。所以，通常把Vsus和Ih用來衡量體硅CMOS發(fā)生抗閂鎖效應(yīng)的閾值條件和抗閂鎖能力的評價參數(shù)。提高Vsus和Ih的值可以達到抑制閂鎖效應(yīng)的目的。
[0005]體硅CMOS結(jié)構(gòu)是采用襯底和在襯底上制作的阱分別作基底材料制作NMOS和PMOS,然后組成互補對稱結(jié)構(gòu)?，F(xiàn)有技術(shù)體硅CMOS設(shè)計中通常采用設(shè)置保護環(huán)結(jié)構(gòu)(Guardring structure)來提高體娃CMOS抗閂鎖效應(yīng)的能力。如圖3所示,該圖示出了采用保護環(huán)結(jié)構(gòu)的N襯底體硅CMOS縱向剖面圖，即在PMOS管周邊設(shè)置N+保護環(huán)，其電位連到正電源VDD ;在NMOS管周邊設(shè)置P+保護環(huán)，其電位連到負電源。N+保護環(huán)和P+保護環(huán)均為環(huán)狀圍合結(jié)構(gòu)。同理，在P襯底體硅CMOS中，同樣在PMOS管周邊設(shè)置N+保護環(huán)，其電位連到正電源VDD ;在匪05管周邊設(shè)置P+保護環(huán)，其電位連到負電源。這種常規(guī)的保護環(huán)結(jié)構(gòu)可以起到一定程度的抗閂鎖作用，但產(chǎn)生閂鎖效應(yīng)的閾值條件較低，仍不足以保護體硅CM0S，體硅CMOS依舊常有閂鎖效應(yīng)問題發(fā)生，存在可靠性差的問題。


【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問題，是發(fā)明一種更有效抑制閂鎖效應(yīng)的體硅CMOS器件結(jié)構(gòu)。
[0007]本發(fā)明是一種適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，其特征在于NMOS和PMOS除設(shè)置有保護環(huán)結(jié)構(gòu),還采用了勢魚講(potential brrier we 11-PBff)結(jié)構(gòu)。勢壘阱設(shè)置于NMOS與PMOS的保護環(huán)之間，其材質(zhì)為與襯底雜質(zhì)類型相反的摻雜區(qū)，其深度與體硅CMOS阱的結(jié)深相同，勢壘阱的電位處于懸浮狀態(tài)。
[0008]由于勢壘阱的材質(zhì)與體硅CMOS的阱一樣，都是與襯底雜質(zhì)類型相反的摻雜區(qū)，并可同時制作形成。與一般所指CMOS的阱不同，勢壘阱的電位處于懸浮狀態(tài)，這種懸浮狀態(tài)勢壘阱對體硅CMOS結(jié)構(gòu)中所寄生的雙極型NPN和PNP晶體管之間的耦合效應(yīng)產(chǎn)生勢壘阻擋，可起到解耦作用，能有效的抑制體硅CMOS閂鎖效應(yīng)發(fā)生。
[0009]作為優(yōu)化，所述勢壘阱包括P勢壘阱(PPBW)和N勢壘阱(NPBW)，分別適用不同襯底的體硅CM0S，P勢壘阱設(shè)置于N襯底體硅CMOS ；N勢壘阱設(shè)置于P襯底體硅CMOS。
[0010]作為優(yōu)化，N襯底體硅CMOS中設(shè)置的P勢壘阱，設(shè)置于PMOS的N+保護環(huán)與其對稱的NMOS的P阱一側(cè)，可與N+保護環(huán)重合或部分重疊。作為進一步優(yōu)化，當PMOS四周被P阱所包圍時，P勢魚阱為圍合結(jié)構(gòu)。
[0011]作為優(yōu)化，P襯底體硅CMOS中設(shè)置的N勢壘講，設(shè)置于NMOS的P+保護環(huán)的與其對稱的PMOS的N阱一側(cè)，可與P+保護環(huán)重合或部分重疊。作為進一步優(yōu)化，當NMOS四周被N阱所包圍時，N勢壘阱為圍合結(jié)構(gòu)。
[0012]本發(fā)明是在體硅CMOS寄生橫向晶體管的發(fā)射極和集電極之間增加勢壘阱，不需要采用過分加大NMOS管和PMOS管的距離的方法，就可有效的降低寄生橫向晶體管的電流增益，節(jié)省了面積；又由于勢壘阱結(jié)構(gòu)加大了少數(shù)載流子路程，降低了寄生橫向PNP管電流增益，對閂鎖效應(yīng)起到顯著抑制作用。
[0013]對比圖3和圖4可看出，P勢壘阱使由PMOS源漏注入的空穴改變了電場方向，改變了漂移路徑，從而加大了寄生橫向PNP管有效基區(qū)寬度，降低了 PNP管集電極收集效率，降低了電流增益，從而提高了 Ih值。P勢壘阱使空穴漂移路徑加大，同時增加了寄生縱向NPN管的集電極串聯(lián)電阻Rcn，從而提高了 Vsus值?？傊景l(fā)明是通過抑制PNPN四層結(jié)構(gòu)環(huán)路增益，提高體硅CMOS過壓條件下產(chǎn)生負阻現(xiàn)象的閾值條件，來達到抑制閂鎖效應(yīng)目的。
[0014]抑制閂鎖效應(yīng)發(fā)生的評價方法，即采用掃描I 一 V特性曲線的方法，檢測負阻點發(fā)生位置。按體娃CMOS安全要求:如Vsus應(yīng)大于工作電壓，Ih應(yīng)大于規(guī)定電流范圍。通過優(yōu)化P勢壘阱與P阱的間距，可以驗證、評價是否達到安全工作區(qū)范圍要求。
[0015]使用本發(fā)明設(shè)計體硅CM0S，可顯著抑制閂鎖效應(yīng)的發(fā)生，且不必增加工藝設(shè)計、工藝流程和工藝復(fù)雜度；不改變版圖設(shè)計規(guī)則，不增加版圖面積；不帶來其它方面的不利影響。簡單易行，又不失制造成本低的優(yōu)勢。

【專利附圖】

【附圖說明】
[0016]圖1為體硅CMOS閂鎖結(jié)構(gòu)等效電路圖；
圖2為體硅CMOS基本單元反相器VDD-VSS間寄生PNPN四層結(jié)構(gòu)I/V特性曲線；
圖3現(xiàn)有技術(shù)體硅CMOS縱向剖面圖，并示意了當發(fā)生閂鎖時空穴漂移運動路徑；
圖4為本發(fā)明實施例體硅CMOS縱向剖面圖，并示意了當發(fā)生閂鎖時空穴漂移運功路徑； 圖5為本發(fā)明在N襯底P阱體硅CMOS結(jié)構(gòu)的縱向結(jié)構(gòu)示意圖；
圖6為本發(fā)明在N襯底P阱體硅CMOS結(jié)構(gòu)的版圖結(jié)構(gòu)示意圖。
[0017]圖中標號所表不的部件或部位為:I一N襯底；2—P勢魚講；3—PMOS管漏區(qū)；4一PMOS管源區(qū)；5 — PMOS管保護環(huán)；6 — PMOS管柵極區(qū)；7 — NMOS管保護環(huán)；8 — NMOS管柵極區(qū)；9一NMOS管源區(qū)；10—NM0S管漏區(qū)；11一P阱。
[0018]

【具體實施方式】
體硅CMOS結(jié)構(gòu)的襯底和阱是N型硅和與其相反的P型硅兩種不同材質(zhì)，分別形成NMOS和PM0S，組成互補對稱結(jié)構(gòu)。因此按材質(zhì)分，體硅CMOS結(jié)構(gòu)分為N襯底P阱體硅CMOS和P襯底N阱體硅CMOS。體硅CMOS基本制造方法是在硅襯底上先做與襯底摻雜材料導(dǎo)電類型相反的阱，然后分別在襯底和阱中制作NM0S、PMOS,形成體硅CMOS互補對稱結(jié)構(gòu)。體硅CMOS結(jié)構(gòu)的有關(guān)數(shù)據(jù)優(yōu)化與體硅CMOS生產(chǎn)工藝規(guī)格密切相關(guān)，本實施例是以4 μ m規(guī)格的N襯底P阱體硅CMOS結(jié)構(gòu)為例詳細說明。
[0019]在本實施例中，P講11、P勢壘阱2均為P型輕摻雜區(qū)；PM0S管保護環(huán)5、NMOS管漏區(qū)10、NMOS管源區(qū)9均為N型重摻雜區(qū)；NM0S管保護環(huán)7、PMOS管漏區(qū)3、PMOS管源區(qū)4均為P型重摻雜區(qū)。
[0020]所述N型襯底I，屬輕摻雜，摻N型雜質(zhì)濃度的量級為114 ;所述P阱11和P勢壘阱2，屬輕摻雜，摻P型雜質(zhì)濃度的量級為115 ;所述PMOS管保護環(huán)5、NM0S管漏區(qū)10、NM0S管源區(qū)9，屬重摻雜，摻N型雜質(zhì)濃度的量級為102° ;所述NMOS管保護環(huán)7、PMOS管漏區(qū)3、PMOS管源區(qū)4屬重摻雜，摻P型雜質(zhì)濃度的量級為1019。
[0021]所述重摻雜區(qū)PMOS保護環(huán)5也是N型襯底I電連接處，它和PMOS管源極4通常一同連接到VDD ;所述重摻雜區(qū)NMOS管保護環(huán)7也是P阱11的電連接處，它和NMOS管源區(qū)9通常一同連接到VSS，或連接到其它被設(shè)定的電位。
[0022]如圖5所示，本實施例中采用N型襯底I體硅CMOS結(jié)構(gòu)，包括一個PMOS和一個與其對稱的NM0S。首先在N型襯底I上制作與其導(dǎo)電類型相反的P阱U。在襯底I中形成由PMOS管漏極區(qū)3、PMOS管源區(qū)4，與PMOS管柵極區(qū)6所構(gòu)成的PMOS管。PMOS保護環(huán)5圍合于PMOS管區(qū)之外部；在所述P阱區(qū)11中形成由NMOS管漏極區(qū)10、管源區(qū)9和NMOS管柵極區(qū)8所構(gòu)成的NMOS管。NMOS保護環(huán)7圍合于NMOS管區(qū)之外部。
[0023]勢壘阱2其設(shè)置于NMOS與PMOS之間，所述勢壘阱2的更具體位置是在PMOS管保護環(huán)5和P阱11之間，勢壘阱2由P型硅構(gòu)成。P勢壘阱2與P阱11材質(zhì)相同，可同時形成，但其結(jié)構(gòu)功能不同。P阱11是形成NMOS管的基體；而電位懸浮的P勢壘阱2，只對少數(shù)載流子起勢壘阻擋作用。P阱11體積大，要足以容納NMOS和其保護環(huán)7。P勢壘阱2體積小，縱截面為狹小的矩形。P勢壘阱2與P阱11之間須保持不小于Wl的距離。
[0024]在本實施例中，為了不增大PMOS管與NMOS管之間距，P勢壘阱2與PMOS管保護環(huán)5部分重疊。本實施例中PMOS四周被P阱11所包圍，P勢壘阱2被設(shè)計制作為圍合結(jié)構(gòu)。
[0025]P勢壘阱2與P阱11之間距離Wl的選取應(yīng)符合不同規(guī)格體硅CMOS之規(guī)定，即滿足一定規(guī)格體硅CMOS兩個不同電位阱區(qū)的最小間距。例如在本實施例高壓“4 μ m”規(guī)格體硅CMOS中，Wl應(yīng)大于8 μ m。
[0026]P勢壘阱2的寬度應(yīng)符合不同規(guī)格體硅CMOS之規(guī)定，即滿足一定規(guī)格體硅CMOS阱的最小寬度要求即可。例如在實本施例高壓“4 μ m”規(guī)格體硅CMOS中，P勢壘阱2的寬度為 3 μ m。
[0027]P勢壘阱2的深度應(yīng)符合不同規(guī)格體硅CMOS之規(guī)定，即滿足一定規(guī)格體硅CMOS阱的結(jié)深要求即可，例如在本實施例高壓“4 μ m”規(guī)格體硅CMOS中，P勢壘阱2的結(jié)深為4 μ m，與P阱11的結(jié)深相同。
[0028]如圖6所示，PMOS保護環(huán)5和NMOS保護環(huán)7均成圍合結(jié)構(gòu)。本發(fā)明所述P勢壘阱2位于PMOS保護環(huán)5與NMOS相鄰一側(cè)，為不加大PMOS管和P阱11之間距，P勢壘阱2與PMOS保護環(huán)5部分重合，亦可完全重疊。本實施例中的P勢壘阱2與PMOS保護環(huán)5為部分重合，重疊部分寬度為I μ m。圖6所示P勢魚阱2與PMOS管保護環(huán)5不重疊部分之寬度為W2，即在W2范圍內(nèi)滿足PMOS管保護環(huán)5對P勢壘阱2的覆蓋，應(yīng)符合不同規(guī)格體硅CMOS之規(guī)定要求。例如在本實施例高壓“4 μ m”規(guī)格的體硅CMOS中，PMOS管保護環(huán)5對P勢壘阱2的覆蓋之寬度W2定為5 μ m。
[0029]圖6示出實施例PMOS只一側(cè)有NMOS的情況時的P勢壘阱2結(jié)構(gòu)情況，如果PMOS管周邊有NMOS所包圍，P勢壘阱2亦可象PMOS保護環(huán)5 —樣做成圍合結(jié)構(gòu)。
[0030]總之，體硅CMOS勢壘阱結(jié)構(gòu)有關(guān)數(shù)據(jù)優(yōu)化與體硅CMOS工藝方案和特征尺寸有關(guān)，應(yīng)按照不同規(guī)格體硅CMOS之規(guī)定要求選取。
[0031]所述P勢壘阱2的功能作用在圖4縱向結(jié)構(gòu)圖中予以示出。P勢壘阱2的作用有:第一，迫使空穴改變漂移路徑，加大了寄生橫向PNP晶體管基極寬度，降低了它的電流增益，提高了閂鎖維持電流Ih。第二，電流路徑的改變增大了縱向NPN管集電極串聯(lián)電阻，提聞了保持電壓Vsus。
[0032]本實施例以金屬柵4微米體硅CMOS工藝為例。本發(fā)明的上述內(nèi)容適用于在不同柵極材料的體硅CMOS工藝上實現(xiàn)。
[0033]本發(fā)明的上述內(nèi)容是以N襯底P阱硅體硅CMOS結(jié)構(gòu)為例實現(xiàn)體硅CMOS寄生閂鎖效應(yīng)的抑制結(jié)構(gòu)。本發(fā)明的技術(shù)內(nèi)容不限于在N襯底P阱體硅CMOS工藝上實現(xiàn)，亦可在P襯底N阱體硅CMOS結(jié)構(gòu)上實現(xiàn)。此外，本發(fā)明的上述內(nèi)容亦適用于在不同柵極材料的體硅CMOS結(jié)構(gòu)上實現(xiàn)，包括鋁(AL)柵和Si硅(Si)柵體硅CMOS。本發(fā)明所揭示的技術(shù)內(nèi)容具有本專業(yè)范圍的通用性。任何熟悉本專業(yè)知識的工程師均可以很容易的舉一反三。因此均應(yīng)在保護范圍之內(nèi)。
【權(quán)利要求】
1.一種適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，包括設(shè)置有保護環(huán)結(jié)構(gòu)的NMOS和PM0S，其特征在于，還設(shè)置有勢壘阱結(jié)構(gòu)，勢壘阱設(shè)置于NMOS與PMOS的保護環(huán)之間，其材質(zhì)為與襯底雜質(zhì)類型相反的摻雜區(qū)，其深度與體硅CMOS阱的結(jié)深相同，勢壘阱的電位處于懸浮狀態(tài)。
2.根據(jù)權(quán)利要求1所述的適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，其特征在于，所述勢壘阱包括P勢壘阱和N勢壘阱，P勢壘阱設(shè)置于N襯底體硅CMOS ；N勢壘阱設(shè)置于P襯底體娃CMOS0
3.根據(jù)權(quán)利要求2所述的適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，其特征在于，所述P勢壘阱設(shè)置于PMOS的N+保護環(huán)的與其對稱的NMOS的P阱一側(cè)，并與N+保護環(huán)重合或部分重疊。
4.根據(jù)權(quán)利要求3所述的適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，其特征在于，當PMOS四周被P阱所包圍時，所述P勢壘阱為圍合結(jié)構(gòu)。
5.根據(jù)權(quán)利要求2所述的適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，其特征在于，所述N勢壘阱設(shè)置于NMOS的P+保護環(huán)的與其對稱的PMOS的N阱一側(cè)，并與P+保護環(huán)重合或部分重疊。
6.根據(jù)權(quán)利要求5所述的適用于體硅CMOS可抑制寄生閂鎖效應(yīng)的器件結(jié)構(gòu)，其特征在于，當NMOS四周被N阱所包圍時，所述N勢壘阱為圍合結(jié)構(gòu)。
【文檔編號】H01L29/735GK104319286SQ201410608886
【公開日】2015年1月28日 申請日期:2014年11月4日 優(yōu)先權(quán)日:2014年11月4日
【發(fā)明者】呂宗森, 徐立 申請人:北京奧貝克電子股份有限公司