淺溝槽隔離結(jié)構(gòu)的制造方法
【專利摘要】本發(fā)明提供一種淺溝槽隔離結(jié)構(gòu)的制造方法，包括：提供一半導(dǎo)體襯底，且在所述襯底上形成硬質(zhì)掩膜層，所述硬質(zhì)掩膜層內(nèi)形成暴露出所述襯底的開口；采用刻蝕工藝在所述襯底中形成隔離溝槽；對所述硬質(zhì)掩膜層進(jìn)行回刻，并在所述隔離溝槽側(cè)壁、底部表面形成內(nèi)襯層；沉積隔離介質(zhì)層充滿所述隔離溝槽并覆蓋所述硬質(zhì)掩膜層的表面，并對所述隔離介質(zhì)層進(jìn)行平坦化；對所述隔離介質(zhì)層進(jìn)行回刻；在所述隔離介質(zhì)層表面形成氧化硅側(cè)墻；采用刻蝕工藝去除所述硬質(zhì)掩膜層，以形成淺溝槽隔離結(jié)構(gòu)。本發(fā)明可避免在淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底接縫處出現(xiàn)凹槽，提高所形成淺溝槽隔離結(jié)構(gòu)的形貌，進(jìn)而提高包含所形成淺溝槽隔離結(jié)構(gòu)的半導(dǎo)體器件的電學(xué)性能。
【專利說明】淺溝槽隔離結(jié)構(gòu)的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種集成電路工藝制造技術(shù)，尤其涉及一種淺溝槽隔離結(jié)構(gòu)的制造方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體工藝進(jìn)入深亞微米時代，0.18微米以下的元件(例如CMOS集成電路的有源區(qū)之間)大多采用淺溝槽隔離結(jié)構(gòu)(STI)進(jìn)行橫向隔離來制作。集成電路包括許多形成在半導(dǎo)體襯底上的晶體管，一般來說，晶體管是通過絕緣或隔離結(jié)構(gòu)而彼此間隔開。通常用來形成隔離結(jié)構(gòu)的工藝是淺溝槽隔離(shallow trench isolat1n,簡稱STI)工藝。
[0003]用STI做隔離的器件，一般對STI的漏電的要求都非常高，而STI頂部邊緣凹陷的形貌是影響STI邊緣漏電的一個重要因素。當(dāng)STI頂部邊緣凹陷變深的時候，會對后期的許多工藝造成影響。例如，在進(jìn)行多晶硅刻蝕的時候，由于STI頂部邊緣凹陷較深，很難將凹陷內(nèi)的多晶硅刻蝕干凈，從而造成STI邊緣漏電；在硅化物生長工藝中，如果STI頂部邊緣凹陷較深，硅化物則會沿著有源區(qū)邊緣往下生長，產(chǎn)生漏電。
[0004]淺溝槽隔離結(jié)構(gòu)作為一種器件隔離技術(shù)，其具體工藝包括:參考圖1，提供襯底101 ;參考圖2，在所述襯底101上形成氮化硅層103 ;參考圖3，形成貫穿所述氮化硅層103的開口 105，所述開口 105具有與界定出有源區(qū)的隔離結(jié)構(gòu)對應(yīng)的形狀；參考圖4，以包含開口 105的氮化硅層103為掩模，刻蝕襯底101以形成隔離溝槽107 ;參考圖5，在圖4中隔離溝槽107和開口 105內(nèi)以及開口兩側(cè)的氮化硅層103表面沉積氧化硅材料109，所述氧化硅材料109填充滿隔離溝槽107和開口 105并覆蓋開口 105兩側(cè)的氮化硅層103 ;參考圖6，通過CMP工藝去除圖5中氮化硅層103上多余的氧化硅材料109 ;參考圖7，通過濕法刻蝕工藝去除氮化硅層103，形成淺溝槽隔離結(jié)構(gòu)111 ;參考圖8，淺溝槽隔離結(jié)構(gòu)111因圖7中濕法刻蝕工藝導(dǎo)致邊緣形成凹陷112。
[0005]然而，通過上述工藝形成的淺溝槽隔離結(jié)構(gòu)111時，尤其是采用濕法刻蝕工藝去除氮化硅層時，易在所形成的淺溝槽隔離結(jié)構(gòu)111的邊緣形成較深的凹陷，導(dǎo)致淺溝槽隔離結(jié)構(gòu)111的隔離性能不佳，包括淺溝槽隔離結(jié)構(gòu)111的半導(dǎo)體器件易發(fā)生漏電，嚴(yán)重影響了包含淺溝槽隔離結(jié)構(gòu)111的半導(dǎo)體器件的穩(wěn)定性。
[0006]因此，如何減少淺溝槽隔離結(jié)構(gòu)111邊緣的凹陷，提高所形成淺溝槽隔離結(jié)構(gòu)的隔離性能，成為本領(lǐng)域技術(shù)人員亟待解決的問題。
【發(fā)明內(nèi)容】
[0007]本發(fā)明的目的是提供了一種淺溝槽隔離結(jié)構(gòu)的制造方法，可以避免所形成的淺溝槽隔離結(jié)構(gòu)在其邊緣處出現(xiàn)凹槽，提高所形成半導(dǎo)體器件的電學(xué)性能。
[0008]為解決上述問題，本發(fā)明提供一種淺溝槽隔離結(jié)構(gòu)的制造方法，包括:
[0009]步驟SOl:提供一半導(dǎo)體襯底，且在所述襯底上形成硬質(zhì)掩膜層，所述硬質(zhì)掩膜層內(nèi)形成暴露出所述襯底的開口；
[0010]步驟S02:采用刻蝕工藝在所述襯底中形成隔離溝槽；其中，所述隔離溝槽的底部位于所述襯底中；
[0011]步驟S03:對所述硬質(zhì)掩膜層進(jìn)行回刻，并在所述隔離溝槽側(cè)壁、底部表面形成內(nèi)襯層；
[0012]步驟S04:沉積隔離介質(zhì)層充滿所述隔離溝槽并覆蓋所述硬質(zhì)掩膜層的表面，并對所述隔離介質(zhì)層進(jìn)行平坦化工藝至剩余的硬質(zhì)掩膜層的表面；
[0013]步驟S05:沿所述開口對所述隔離介質(zhì)層進(jìn)行回刻，使所述隔離介質(zhì)層的上表面位于所述硬質(zhì)掩膜層中；
[0014]步驟S06:在所述隔離介質(zhì)層表面形成氧化硅層，并對氧化硅層進(jìn)行刻蝕以形成氧化硅側(cè)墻；
[0015]步驟S07:采用刻蝕工藝去除所述硬質(zhì)掩膜層，以形成淺溝槽隔離結(jié)構(gòu)。
[0016]優(yōu)選的，所述硬質(zhì)掩膜層為單層結(jié)構(gòu)且厚度大于200 A，所述硬質(zhì)掩膜層的材料為多晶硅、氮化硅或氮化硼其中的一種。
[0017]優(yōu)選的，步驟S05中，對所述隔離介質(zhì)層進(jìn)行回刻的深度不小于100 A。
[0018]優(yōu)選的，所述氧化硅側(cè)墻的寬度大于20 A。
[0019]優(yōu)選的，所述氧化硅側(cè)墻的密度不小于所述隔離介質(zhì)層的密度。
[0020]優(yōu)選的，步驟S06中，所述氧化硅層的上表面與所述硬質(zhì)掩膜層表面平齊。
[0021]優(yōu)選的，所述隔離介質(zhì)層的材質(zhì)為氧化硅。
[0022]優(yōu)選的，所述步驟S04中，采用化學(xué)氣相沉積工藝將所述隔離介質(zhì)層填滿所述隔離溝槽并覆蓋所述硬質(zhì)掩膜層的表面。
[0023]優(yōu)選的，所述步驟S04中，所述隔離溝槽中所述隔離介質(zhì)層的上表面與所述硬質(zhì)掩膜層表面平齊。
[0024]優(yōu)選的，在步驟S02中，所述的刻蝕工藝為等離子刻蝕工藝。
[0025]從上述技術(shù)方案可以看出，本發(fā)明提供的淺溝槽隔離結(jié)構(gòu)的制造方法對所述隔離介質(zhì)層進(jìn)行回刻，在所述隔離介質(zhì)層表面形成氧化硅側(cè)墻，使最終形成的淺溝槽隔離結(jié)構(gòu)呈兩端高中間低的臺階結(jié)構(gòu)，由于隔離介質(zhì)層兩端的厚度大大增加，從而能夠阻止刻蝕溶液滲入淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底的接縫處，避免接縫處的淺溝槽隔離結(jié)構(gòu)與刻蝕溶液發(fā)生反應(yīng)，進(jìn)而避免在淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底接縫處出現(xiàn)凹槽，提高所形成淺溝槽隔離結(jié)構(gòu)的形貌，進(jìn)而提高包含所形成淺溝槽隔離結(jié)構(gòu)的半導(dǎo)體器件的電學(xué)性能。
【專利附圖】
【附圖說明】
[0026]圖1至圖8為現(xiàn)有技術(shù)所形成淺溝槽隔離結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖；
[0027]圖9為本發(fā)明淺溝槽隔離結(jié)構(gòu)的制造方法一個實施方式的流程示意圖；
[0028]圖10至圖15為本發(fā)明淺溝槽隔離結(jié)構(gòu)的制造方法一個實施例中所形成淺溝槽隔離結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖。
【具體實施方式】
[0029]為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進(jìn)一步說明。當(dāng)然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。其次，本發(fā)明利用示意圖進(jìn)行了詳細(xì)的表述，在詳述本發(fā)明實例時，為了便于說明，示意圖不依照一般比例局部放大，不應(yīng)以此作為對本發(fā)明的限定。
[0030]上述及其它技術(shù)特征和有益效果，將結(jié)合實施例及附圖9至圖15對本發(fā)明的淺溝槽隔離結(jié)構(gòu)的制造方法進(jìn)行詳細(xì)說明。圖9為本發(fā)明淺溝槽隔離結(jié)構(gòu)的制造方法的一較佳具體實施例的流程示意圖；圖10?15為采用圖9所示形成方法所制造出的淺溝槽隔離結(jié)構(gòu)的示意圖。
[0031]請參閱圖9，在本實施例中，本發(fā)明提供一種淺溝槽隔離結(jié)構(gòu)的制造方法具體包括以下步驟:
[0032]步驟SOl:提供一半導(dǎo)體襯底10，且在所述襯底10上形成硬質(zhì)掩膜層20，所述硬質(zhì)掩膜層20內(nèi)形成暴露出所述襯底10的開口 21(如圖10所示)。其中，半導(dǎo)體襯底10的材料為單晶娃、多晶娃或非晶娃形成的娃材料，或是絕緣娃材料(Silicon on insulator,簡稱SOI)，還可以是其它半導(dǎo)體材料或其它結(jié)構(gòu)，在此不再贅述。
[0033]具體的，所述硬質(zhì)掩膜層20為單層結(jié)構(gòu)且厚度大于200 A，所述硬質(zhì)掩膜層20的材料為多晶硅、氮化硅或氮化硼其中的一種。
[0034]此外，硬質(zhì)掩膜層20優(yōu)選為氮化硅層，襯底10與硬質(zhì)掩膜層20之間可設(shè)有襯墊氧化層，襯墊氧化層可以為二氧化硅(Si02)，襯墊氧化層為后續(xù)氮化硅層提供緩沖層，具體地說，襯墊氧化層用于避免直接在襯底10上生長氮化硅層會產(chǎn)生位錯的缺點，優(yōu)選地，氮化硅層形成工藝可以為現(xiàn)有的化學(xué)氣相沉積工藝。
[0035]步驟S02:采用刻蝕工藝在所述襯底10中形成隔離溝槽30 ;其中，所述隔離溝槽30的底部位于所述襯底10中(如圖11所示)。
[0036]具體的，沿硬質(zhì)掩膜層20的開口 21刻蝕至襯底10中，形成隔離溝槽30。開口 21的形成工藝可以為現(xiàn)有的等離子刻蝕工藝。刻蝕半導(dǎo)體襯底10的工藝可以為現(xiàn)有的等離子刻蝕工藝，也就是說，沿著開口 21用等離子刻蝕工藝刻蝕半導(dǎo)體襯底10形成隔離溝槽30。
[0037]步驟S03:對所述硬質(zhì)掩膜層20進(jìn)行回刻，并在所述隔離溝槽30側(cè)壁、底部表面形成內(nèi)襯層40(如圖12所示)。
[0038]對所述硬質(zhì)掩膜層20進(jìn)行回刻用于對隔離溝槽30頂端進(jìn)行圓角化處理，可避免溝槽頂部尖角發(fā)生擊穿，降低尖端處的電場強(qiáng)度以提高器件的擊穿電壓，防止漏電，還可以防止溝槽填充物使溝槽過早的封口，從而降低溝槽填充的難度。
[0039]具體的，內(nèi)襯層40為氧化硅，內(nèi)襯層40的形成工藝可以為現(xiàn)有的化學(xué)氣相沉積工藝。
[0040]步驟S04:沉積隔離介質(zhì)層50充滿所述隔離溝槽30并覆蓋所述硬質(zhì)掩膜層20的表面，并對所述隔離介質(zhì)層50進(jìn)行平坦化工藝至剩余的硬質(zhì)掩膜層20的表面(如圖12所示)O
[0041]具體的，采用化學(xué)氣相沉積工藝將所述隔離介質(zhì)層50填滿所述隔離溝槽30并覆蓋所述硬質(zhì)掩膜層20的表面；平坦化工藝后，所述隔離溝槽30中所述隔離介質(zhì)層50的上表面與所述硬質(zhì)掩膜層20表面平齊。
[0042]步驟S05:沿所述開口 21對所述隔離介質(zhì)層50進(jìn)行回刻，使所述隔離介質(zhì)層50的上表面位于所述硬質(zhì)掩膜層20中(如圖13所示)。
[0043]具體的，對所述隔離介質(zhì)層50進(jìn)行回刻的深度不小于丨00 A;所述隔離介質(zhì)層50
的材質(zhì)為氧化硅。對所述隔離介質(zhì)層50進(jìn)行回刻，用于后期在其表面形成氧化硅側(cè)墻60，所述隔離介質(zhì)層50的表面停留在所述硬質(zhì)掩膜層20的上表面和下表面之間。
[0044]步驟S06:在所述隔離介質(zhì)層50表面形成氧化硅層，并對氧化硅層進(jìn)行刻蝕以形成氧化硅側(cè)墻60 (如圖14所示)。
[0045]具體的，所述氧化硅側(cè)墻60的寬度大于20 A;較佳的，所述氧化硅層的上表面與所述硬質(zhì)掩膜層表面平齊。所述氧化硅側(cè)墻60的密度不小于所述隔離介質(zhì)層50的密度，從而使氧化硅側(cè)墻60與刻蝕溶液發(fā)生反應(yīng)的速率低于隔離介質(zhì)層50與刻蝕溶液發(fā)生反應(yīng)的速率，避免淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底10的接縫處較快的出現(xiàn)凹槽。
[0046]在所述隔離介質(zhì)層50表面形成氧化硅側(cè)墻60，使最終形成的淺溝槽隔離結(jié)構(gòu)呈兩端高中間低的臺階結(jié)構(gòu)，由于隔離介質(zhì)層50兩端的厚度大大增加，從而能夠阻止刻蝕溶液滲入淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底10的接縫處，避免在接縫處產(chǎn)生凹槽。
[0047]步驟S07:采用刻蝕工藝去除所述硬質(zhì)掩膜層20，以形成淺溝槽隔離結(jié)構(gòu)(如圖15所示)。其中，最終形成的淺溝槽隔離結(jié)構(gòu)呈兩端高中間低的臺階結(jié)構(gòu)，由于隔離介質(zhì)層兩端的厚度大大增加。
[0048]綜上所述，本發(fā)明提供的淺溝槽隔離結(jié)構(gòu)的制造方法對所述隔離介質(zhì)層50進(jìn)行回刻，在所述隔離介質(zhì)層50表面形成氧化硅側(cè)墻60，使最終形成的淺溝槽隔離結(jié)構(gòu)呈兩端高中間低的臺階結(jié)構(gòu)，由于隔離介質(zhì)層兩端的厚度大大增加，從而能夠阻止刻蝕溶液滲入淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底的接縫處，避免接縫處的淺溝槽隔離結(jié)構(gòu)與刻蝕溶液發(fā)生反應(yīng)，進(jìn)而避免在淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底接縫處出現(xiàn)凹槽，提高所形成淺溝槽隔離結(jié)構(gòu)的形貌，進(jìn)而提高包含所形成淺溝槽隔離結(jié)構(gòu)的半導(dǎo)體器件的電學(xué)性能。
[0049]以上的僅為本發(fā)明的優(yōu)選實施例，實施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，包括: 步驟SOl:提供一半導(dǎo)體襯底，且在所述襯底上形成硬質(zhì)掩膜層，所述硬質(zhì)掩膜層內(nèi)形成暴露出所述襯底的開口； 步驟S02:采用刻蝕工藝在所述襯底中形成隔離溝槽；其中，所述隔離溝槽的底部位于所述襯底中； 步驟S03:對所述硬質(zhì)掩膜層進(jìn)行回刻，并在所述隔離溝槽側(cè)壁、底部表面形成內(nèi)襯層； 步驟S04:沉積隔離介質(zhì)層充滿所述隔離溝槽并覆蓋所述硬質(zhì)掩膜層的表面，并對所述隔離介質(zhì)層進(jìn)行平坦化工藝至剩余的硬質(zhì)掩膜層的表面； 步驟S05:沿所述開口對所述隔離介質(zhì)層進(jìn)行回刻，使所述隔離介質(zhì)層的上表面位于所述硬質(zhì)掩膜層中； 步驟S06:在所述隔離介質(zhì)層表面形成氧化硅層，并對氧化硅層進(jìn)行刻蝕以形成氧化硅側(cè)墻； 步驟S07:采用刻蝕工藝去除所述硬質(zhì)掩膜層，以形成淺溝槽隔離結(jié)構(gòu)。
2.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，所述硬質(zhì)掩膜層為單層結(jié)構(gòu)且厚度大于200 A，所述硬質(zhì)掩膜層的材料為多晶硅、氮化硅或氮化硼其中的一種。
3.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，步驟S05中，對所述隔離介質(zhì)層進(jìn)行回刻的深度不小于100 A。
4.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，所述氧化硅側(cè)墻的寬度大于20 A。
5.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，所述氧化硅側(cè)墻的密度不小于所述隔離介質(zhì)層的密度。
6.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，步驟S06中，所述氧化硅層的上表面與所述硬質(zhì)掩膜層表面平齊。
7.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，所述隔離介質(zhì)層的材質(zhì)為氧化硅。
8.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，所述步驟S04中，采用化學(xué)氣相沉積工藝將所述隔離介質(zhì)層填滿所述隔離溝槽并覆蓋所述硬質(zhì)掩膜層的表面。
9.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，所述步驟S04中，所述隔離溝槽中所述隔離介質(zhì)層的上表面與所述硬質(zhì)掩膜層表面平齊。
10.如權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)的制造方法，其特征在于，在步驟S02中，所述的刻蝕工藝為等離子刻蝕工藝。
【文檔編號】H01L21/762GK104078411SQ201410356831
【公開日】2014年10月1日 申請日期:2014年7月25日 優(yōu)先權(quán)日:2014年7月25日
【發(fā)明者】鮑宇 申請人:上海華力微電子有限公司