一種射頻基帶集成電路的制作方法
【專利摘要】本發(fā)明提供一種射頻基帶集成電路，包括sip芯片（1）以及外部管腳（2），sip芯片包括射頻芯片（3）以及基帶芯片（4），射頻芯片（3）的焊盤（31）通過綁定線（5）與外部管腳（2）連接；基帶芯片（4）的焊盤（41）也通過綁定線（5）與外部管腳（2）連接；射頻芯片（3）的焊盤（32）與基帶芯片（4）的焊盤（42）通過綁定線（5）電氣連接。不僅可以有效解決當前導航芯片的尺寸較大的問題；還可以縮短產(chǎn)品研發(fā)周期，降低成本和風險，加快產(chǎn)品推進市場。
【專利說明】一種射頻基帶集成電路

【技術領域】
[0001]本發(fā)明涉及硬件領域，特別涉及一種射頻基帶集成電路。

【背景技術】
[0002]隨著北斗衛(wèi)星導航定位系統(tǒng)的迅速推廣，市面上終端應用趨向小型化、差異化。這也要求導航芯片尺寸必須變小以滿足各種形式需求。
[0003]針對上述現(xiàn)狀，目前有一些解決方案，例如采用更低的工藝把導航基帶芯片尺寸做得更小、采用Embedded RFCEmbedded Rad1 Frequency,內(nèi)嵌射頻電路)方案把射頻和基帶做成一顆裸芯片、采用系統(tǒng)級封裝技術把射頻芯片和基帶芯片做成BGA(Ball Grid Array,球形觸點陣列，表面貼裝型封裝之一)類封裝的SiP芯片(System in Package,系統(tǒng)級封裝)等。但是每種解決方案都有一定的局限性。比如采用更低工藝來設計基帶芯片方案和采用Embedded RF方案普遍會存在三個問題:
第一、需要投入的資源非常大；
第二、研發(fā)周期長，影響產(chǎn)品上市時間；
第三、低工藝設計的風險比較高。
[0004]采用系統(tǒng)級封裝技術集成射頻芯片和基帶芯片，能縮短研發(fā)周期，極大降低研發(fā)成本，加快產(chǎn)品上市時間，但是射頻芯片和基帶芯片做成BGA的封裝成本相對較高，除了芯片尺寸收益，整體封裝成本甚至大于兩顆獨立封裝芯片。另外，SiP內(nèi)部互連線的測試復雜性和測試成本，一直未得到很好的解決，往往也是導致封裝出貨后芯片良率低下或者芯片失效時定位困難。


【發(fā)明內(nèi)容】

[0005]基于上述情況，本發(fā)明的目的是提供一種射頻基帶集成電路，可以增加射頻芯片的可測試性，增加射頻和基帶內(nèi)部互連線的測試覆蓋率，低成本、簡單快速地判斷芯片內(nèi)部互連線的連通性，有效解決射頻芯片和基帶芯片系統(tǒng)級封裝引入的風險、測試復雜度、FT(Final test,芯片終測)測試成本高的問題。
[0006]本發(fā)明提出了一種射頻基帶集成電路，包括sip芯片I以及外部管腳2，sip芯片包括射頻芯片3以及基帶芯片4，射頻芯片3的焊盤31通過綁定線5與外部管腳2連接；基帶芯片4的焊盤41也通過綁定線5與外部管腳2連接；射頻芯片3的焊盤32與基帶芯片4的焊盤42通過綁定線5電氣連接。
[0007]進一步地，射頻芯片3和芯基帶芯片4采用并排方式布局的QFN封裝。
[0008]進一步地,基帶芯片4的內(nèi)核電路43包括測試電路431。
[0009]進一步地，基帶芯片4包括工作模式控制管腳411，所述工作模式控制管腳411根據(jù)電平控制所述測試電路431。
[0010]相對于現(xiàn)有技術，本發(fā)明提供的一種射頻基帶集成電路，至少具備下述優(yōu)點:一、有效解決當前導航芯片的尺寸較大的問題；二、可以有效解決射頻芯片和基帶芯片系統(tǒng)級封裝引入的風險、測試復雜度、FT (Final test，芯片終測)測試成本高的問題；三、縮短產(chǎn)品研發(fā)周期，降低成本和風險，加快產(chǎn)品推進市場。

【專利附圖】

【附圖說明】
[0011]圖1是本發(fā)明的一種射頻基帶集成電路結(jié)構(gòu)示意圖；
圖2是本發(fā)明的射頻芯片和基帶芯片端口連接方式示意圖；
圖3是本發(fā)明的基帶芯片中的測試電路連接方式示意圖。

【具體實施方式】
[0012]現(xiàn)有技術的SiP裝置射頻芯片和基帶芯片一般選擇采用裸芯片堆疊方式，工程實踐表明，射頻芯片跟基帶芯片采用堆疊方式，極其容易受到基帶芯片內(nèi)部高速跳變數(shù)字信號的干擾，降低射頻自身性能。另外，由于射頻芯片尺寸通常小于基帶芯片，堆疊方式也容易使得射頻芯片輸入信號打線變長，引入更大的封裝寄生參數(shù)，最終導致導航芯片的整體性能下降。
[0013]而在SiP裝置選擇常規(guī)的BGA封裝也是常用的技術，但是也會帶來下面的兩個不利影響:一來BGA封裝帶有基板，封裝生產(chǎn)制造流程相對復雜周期較長，主要體現(xiàn)是增加封裝成本，二來射頻芯片通過基板走線出Ball (焊球，BGA封裝的外部可見管腳)，由于RF部分信號線的特殊要求，如地線打線長度、信號在基板走線的阻抗匹配控制和封裝RLC (電阻電感電容)寄生參數(shù)要求，增加基板設計的復雜性，延長設計周期。
[0014]而本實施例通過SiP技術集成RF Die (Rad1 Frequency Die,射頻芯片/射頻芯片)和BB Die (BaseBand Die，基帶芯片/基帶芯片)，采用業(yè)界主流且經(jīng)濟的封裝類型:QFN封裝(Quad Flat No-lead package,四側(cè)無引腳扁平封裝)。這種類型不僅可以縮小導航芯片尺寸，同時也能降低封裝成本。
[0015]以下結(jié)合其中的較佳實施方式對本發(fā)明方案進行詳細闡述。
[0016]圖1所不為一種射頻基帶集成電路結(jié)構(gòu)不意圖。
[0017]一種射頻基帶集成電路，包括sip芯片I以及外部管腳2，sip芯片包括射頻芯片3以及基帶芯片4，射頻芯片3的焊盤31通過綁定線5與外部管腳2連接；基帶芯片4的焊盤41也通過綁定線5與外部管腳2連接；射頻芯片3的焊盤32與基帶芯片4的焊盤42通過綁定線5電氣連接。
[0018]工作時，sip芯片外部管腳2的一輸入端連接天線，通過天線接收所有可見導航衛(wèi)星的信號，sip芯片外部管腳接收的信號，通過綁定線5送給射頻芯片3的焊盤31。射頻芯片內(nèi)部進行濾波放大、與本振信號混頻而下變頻成中頻信號，最后經(jīng)模數(shù)轉(zhuǎn)換器將中頻信號轉(zhuǎn)變成離散時間的數(shù)字中頻信號。在sip芯片內(nèi)部，射頻芯片的數(shù)字中頻信號輸出到焊盤32，再由綁定線5送給基帶芯片4的焊盤42?；鶐酒?接收數(shù)字中頻信號后，復制出與衛(wèi)星信號相一致的本地載波和本地偽碼信號，實現(xiàn)對導航信號的捕獲和跟蹤，獲得偽距和載波相位等測量值以及解調(diào)出導航電文。解調(diào)出的導航電文在基帶芯片內(nèi)部進行后處理變成通用的數(shù)據(jù)輸出格式，輸出到基帶芯片4的焊盤41，經(jīng)綁定線5送到sip芯片外部管腳。終端導航接收機主控模塊直接從sip芯片相應的外部管腳獲取定位時間、經(jīng)度、緯度、高度、定位衛(wèi)星數(shù)等信息。
[0019]本SiP裝置中射頻芯片和基帶芯片采用并排方式進行(Side by Side)布局的QFN封裝(Side by Side:并排,有別于Stack by Stack:裸芯片堆疊方式)。
[0020]本SiP裝置采用QFN封裝，主要是因為QFN封裝設計簡單，封裝引入的寄生參數(shù)小，生產(chǎn)制造流程較為簡單，并且可以保持導航芯片的整體性能。
[0021]如圖2所示，射頻芯片和基帶芯片在設計進行到焊盤的排布階段，為使得射頻芯片的數(shù)字中頻信號跟基帶芯片的數(shù)字中頻輸入信號在SiP芯片內(nèi)部綁定線互連，射頻芯片輸出的數(shù)字中頻信號，包括中頻時鐘、多路符值位、多路符號位，在射頻芯片右側(cè)按順序排好焊盤32?；鶐酒瑓⒖忌漕l芯片數(shù)字中頻信號的焊盤32順序，在基帶芯片左側(cè)排布數(shù)字中頻信號輸入焊盤42。此外，射頻芯片的其他焊盤31和基帶芯片其他焊盤41的排布順序和位置，只要保證sip封裝可以打線即可。
[0022]進入封裝生產(chǎn)制造過程時，在系統(tǒng)級封裝集成時，在SiP內(nèi)部直接采用綁定線5把數(shù)字中頻信號相對應的焊盤連接起來，無需像BGA通過打線到基板，再通過基板上面走線連接，降低封裝的復雜性和成本。
[0023]在基帶芯片內(nèi)部插入互連線連通性的測試電路，通過切換芯片模式控制管腳的電平。是芯片進入到指定測試模式，將封裝內(nèi)部直接與射頻芯片輸出信號的直連的1復用到封裝外部可見的管腳，方便ATE (Auto Test Equipment,集成電路自動測試機臺)進行FT(Final Test,芯片終測)測試。
[0024]如圖3所示，在基帶芯片的電路設計階段，在基帶芯片的內(nèi)核電路43插入測試電路431，這部分電路在基帶芯片處于正常工作的模式下是不起作用的，僅當基帶芯片的工作模式控制管腳411的電平從O切換至1，使得基帶芯片進入SiP芯片內(nèi)部互連線連通性測試的特定模式。此時，與射頻芯片內(nèi)部相連的基帶芯片焊盤42 (10端口)接收到的中頻信號，都被基帶芯片測試電路431通過多路器復用輸出到基帶芯片的其他焊盤412。這些焊盤412要求在系統(tǒng)級封裝時都必須是連接到sip芯片的外部管腳，也就是說對于SiP芯片，這些管腳是封裝外部可見的。
[0025]在對sip芯片進行FT測試時，將基帶芯片切換到指定測試模式，通過ATE對基帶芯片多路器復用輸出的封裝外部可見管腳進行檢測頻率、占空比、直流電平值，判斷射頻芯片和基帶芯片內(nèi)部互連線的連通性。
[0026]在芯片封裝制造過程中，通常做系統(tǒng)級封裝的裸芯片包括射頻芯片和基帶芯片，都被要求是KGD (Known Good Die,已知測試通過的管芯),對封裝好的sip芯片進行FT測試。FT主要目的是篩選出由于封裝工序引入的不良品，保證sip芯片供貨的良率。對于上述sip芯片，射頻芯片和基帶芯片所有通過綁定線5直連到外部管腳的焊盤，可以采用業(yè)界常規(guī)continuity (連通性，通常是檢查從封裝管腳到內(nèi)部管芯的焊盤一端)測試，給sip芯片外部管腳所有外部管腳灌入±100mA電流，檢測sip芯片外部管腳的電平值從而判斷射頻芯片的焊盤31和基帶芯片的焊盤41到sip芯片外部管腳的連通性。
[0027]對于上述系統(tǒng)性封裝裝置，在通過continuity測試之后，再進行sip芯片的射頻芯片和基帶芯片內(nèi)部互連線的測試。測試時先給sip芯片I正常供電，保證射頻芯片3和基帶芯片4正常工作，射頻芯片的輸入端某一焊盤31，對應到sip芯片的某一外部管腳，能直接接收到空間中存在的微弱衛(wèi)星信號，而不需要額外昂貴射頻專用測試機臺或外掛的射頻信號源給射頻芯片輸入端提供調(diào)制的衛(wèi)星信號，此時射頻芯片會有輸出16MHz左右的數(shù)字中頻信號，送到基帶芯片的焊盤42 (10端口)。同時，ATE將基帶芯片的模式控制管腳電平從O切換至1，ATE即可直接檢測多路器復用輸出的基帶芯片連接的外部可見管腳。ATE通過常規(guī)的頻率檢測、信號高低電平的占空比和直流電壓值檢測等方法，迅速判斷射頻芯片和基帶芯片內(nèi)部互連線是否存在斷路或短路的情況，達到經(jīng)濟、快速、便捷地篩選由于系統(tǒng)級封裝引入的不良品sip芯片。
[0028]以上所述實例僅表達了本發(fā)明的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發(fā)明專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本發(fā)明的保護范圍。因此，本發(fā)明專利的保護范圍應以所附權(quán)利要求為準。
【權(quán)利要求】
1.一種射頻基帶集成電路，其特征在于，包括Sip芯片(I)以及外部管腳(2)，所述Sip芯片(I)包括射頻芯片(3)以及基帶芯片(4)，射頻芯片(3)的焊盤(31)通過綁定線(5)與外部管腳(2)連接；基帶芯片(4)的焊盤(41)也通過綁定線(5)與外部管腳(2)連接；射頻芯片(3)的焊盤(32)與基帶芯片(4)的焊盤(42)通過綁定線(5)電氣連接。
2.根據(jù)權(quán)利要求1所述的射頻基帶集成電路，其特征在于，所述射頻芯片(3)和芯基帶芯片(4)采用并排方式布局的QFN封裝。
3.根據(jù)權(quán)利要求1所述的射頻基帶集成電路，其特征在于，所述基帶芯片(4)的內(nèi)核電路(43 )包括測試電路(431)。
4.根據(jù)權(quán)利要求3所述的射頻基帶集成電路，其特征在于，所述基帶芯片(4)包括工作模式控制管腳(411)，所述工作模式控制管腳(411)根據(jù)電平控制所述測試電路(431)。
【文檔編號】H01L25/065GK104051444SQ201410291068
【公開日】2014年9月17日 申請日期:2014年6月26日 優(yōu)先權(quán)日:2014年6月26日
【發(fā)明者】郭金才 申請人:東莞市泰斗微電子科技有限公司