半導(dǎo)體器件和半導(dǎo)體器件的制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件和半導(dǎo)體器件的制造方法，該半導(dǎo)體器件包括：半導(dǎo)體襯底；將該半導(dǎo)體襯底分離為多個(gè)有源區(qū)域的條狀的溝槽；具有從上述半導(dǎo)體襯底突出的突出部且被填充于上述溝槽內(nèi)的填充膜；第二導(dǎo)電型的源極區(qū)域和漏極區(qū)域，上述源極區(qū)域和漏極區(qū)域是在上述有源區(qū)域形成的一對(duì)區(qū)域，在它們之間的區(qū)域提供第一導(dǎo)電型的溝道區(qū)域；和由跨上述源極區(qū)域和上述漏極區(qū)域的單一層構(gòu)成的、以與上述突出部不重疊的方式超過(guò)上述突出部而突出的浮置柵，其中，上述填充膜的縱橫比為2.3?3.67。
【專利說(shuō)明】半導(dǎo)體器件和半導(dǎo)體器件的制造方法
[0001] 本申請(qǐng)對(duì)應(yīng)2013年5月30日向日本國(guó)特許廳提交的日本特愿2013-114546號(hào)和 2013年5月30日向日本國(guó)特許廳提交的日本特愿2013-114536號(hào)，該申請(qǐng)的所有公開(kāi)通過(guò) 援引并入本文。

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明涉及具備非易失性存儲(chǔ)單元的半導(dǎo)體器件及其制造方法。

【背景技術(shù)】
[0003] 專利文獻(xiàn)1 (日本特開(kāi)2004-56134號(hào)公報(bào)）公開(kāi)了如下的閃存單元，該閃存單元 包括：半導(dǎo)體襯底；形成于半導(dǎo)體襯底的規(guī)定區(qū)域的第一隧道氧化膜（tunnel oxide film); 形成于第一隧道氧化膜的上部的第一浮置柵（floating gate);沿著半導(dǎo)體襯底的上部和 第一浮置柵的一側(cè)壁形成的第二隧道氧化膜；與第二隧道氧化膜接觸而形成且與第一浮置 柵隔離的第二浮置柵；形成在第一浮置柵和第二浮置柵上的電介質(zhì)膜；形成在電介質(zhì)膜上 的控制柵（control gate);形成于第二隧道氧化膜的一側(cè)部的下方的半導(dǎo)體襯底的第一結(jié) 區(qū)域；和形成于第一隧道氧化膜的一側(cè)部的下方的半導(dǎo)體襯底的第二結(jié)區(qū)域（專利文獻(xiàn)1 的圖14)。該閃存單元的結(jié)構(gòu)是二比特單元結(jié)構(gòu)（四電平狀態(tài)），第一浮置柵和第二浮置柵 被第二隧道氧化膜（高溫氧化膜）分離，在各個(gè)浮置柵中儲(chǔ)存電荷。


【發(fā)明內(nèi)容】

[0004] 在專利文獻(xiàn)1的閃存單元中，必須要采用利用第二隧道氧化膜分離第一浮置柵和 第二浮置柵的結(jié)構(gòu)。因此，在專利文獻(xiàn)1中公開(kāi)的制造工序中，依次將用作第一浮置柵的多 晶硅膜、第二隧道氧化膜和用作第二浮置柵的硅氮化膜沉積后，利用CMP法將這些膜研磨 成形。
[0005] 然而，如專利文獻(xiàn)1那樣為了將互不相同的三個(gè)材料膜使用CMP法研磨，對(duì)作為研 磨對(duì)象的每一個(gè)材料膜必須使用與此相適應(yīng)的研磨條件的裝置。因此，需要在研磨裝置間 的移動(dòng)，而且必須對(duì)每個(gè)裝置設(shè)定研磨條件，所以制造工序變復(fù)雜。另外，在對(duì)異質(zhì)膜進(jìn)行 研磨和在研磨裝置間移送晶片時(shí)，顆粒有可能附著在晶片表面。
[0006] 而且，另外一方面，在專利文獻(xiàn)1的閃存單元中，在第一結(jié)區(qū)域與第二結(jié)區(qū)域之間 需要形成第一浮置柵和第二浮置柵這兩個(gè)浮置柵，因此還存在單元尺寸增大的技術(shù)問(wèn)題。
[0007] 本發(fā)明的目的在于提供一種能夠通過(guò)簡(jiǎn)單的工序?qū)崿F(xiàn)小單元尺寸的半導(dǎo)體器件 及其制造方法。
[0008] 本發(fā)明的另一目的在于提供一種能夠減小浮置柵間的耦合的影響所致的閾值變 動(dòng)的半導(dǎo)體器件及其制造方法。
[0009] 本發(fā)明的半導(dǎo)體器件，包括：半導(dǎo)體襯底；將上述半導(dǎo)體襯底分離為多個(gè)有源區(qū) 域的條狀的溝槽；具有從上述半導(dǎo)體襯底突出的突出部且被填充于上述溝槽內(nèi)的填充膜； 第二導(dǎo)電型的源極區(qū)域和漏極區(qū)域，該第二導(dǎo)電型的源極區(qū)域和漏極區(qū)域是在上述有源區(qū) 域中沿上述溝槽的長(zhǎng)度方向相互隔開(kāi)間隔而形成的一對(duì)區(qū)域，在上述源極區(qū)域與漏極區(qū)域 之間的區(qū)域提供第一導(dǎo)電型的溝道區(qū)域；和由跨上述源極區(qū)域和上述漏極區(qū)域的單一層構(gòu) 成、且以與上述突出部不重疊的方式超過(guò)上述突出部而突出的浮置柵，其中，上述填充膜的 縱橫比為2. 3?3.67。
[0010] 該半導(dǎo)體器件例如可以通過(guò)以下的方法制造。該方法包括：在半導(dǎo)體襯底上，與上 述半導(dǎo)體襯底之間不隔著電極材料形成選擇性地具有條狀的多個(gè)開(kāi)口的蝕刻掩模的工序； 經(jīng)由上述蝕刻掩模的開(kāi)口對(duì)上述半導(dǎo)體襯底進(jìn)行蝕刻，形成將上述半導(dǎo)體襯底分離為多個(gè) 有源區(qū)域的溝槽的工序；以從上述溝槽的底部回填至上述蝕刻掩模的上表面的方式供給膜 材料，將具有從上述半導(dǎo)體襯底突出了上述蝕刻掩模的厚度的突出部的填充膜填充到上述 溝槽的工序；通過(guò)除去上述蝕刻掩模，使被上述突出部包圍的上述有源區(qū)域露出，將電極材 料填充至該有源區(qū)域，并使覆蓋剩余的上述填充膜的電極材料沉積的工序；通過(guò)從上述電 極材料露出的狀態(tài)起對(duì)上述電極材料進(jìn)行研磨，直至上述電極材料的最上面成為與上述填 充膜的突出部的頂面相同的高度為止，在上述有源區(qū)域形成由上述電極材料構(gòu)成的浮置柵 的工序；通過(guò)選擇性地除去上述填充膜的上述突出部，在相鄰的上述浮置柵間形成凹處的 工序；沿著上述溝槽的長(zhǎng)度方向選擇性地除去上述浮置柵，使由上述半導(dǎo)體襯底的一部分 構(gòu)成的一對(duì)第一區(qū)域和第二區(qū)域相互隔開(kāi)間隔露出，并在上述第一區(qū)域與上述第二區(qū)域之 間的區(qū)域形成第一導(dǎo)電型的溝道區(qū)域的工序；和通過(guò)將第二導(dǎo)電型雜質(zhì)供給至上述第一區(qū) 域和上述第二區(qū)域，在上述第一區(qū)域形成源極區(qū)域，在上述第二區(qū)域形成漏極區(qū)域的工序。 [0011] 根據(jù)該方法，通過(guò)從電極材料露出的狀態(tài)起開(kāi)始研磨，形成由單一層構(gòu)成的浮置 柵，因此無(wú)需多次地進(jìn)行用于形成浮置柵的研磨工序。因此，不需要進(jìn)行研磨裝置間的移 送，此外形成浮置柵時(shí)的研磨條件的設(shè)定也只需要進(jìn)行一次，因此能夠使制造工序變簡(jiǎn)單。 另外，不需要進(jìn)行研磨裝置間的移送，因此還能夠減少顆粒向半導(dǎo)體襯底（晶片）表面的附 著。
[0012] 當(dāng)形成填充膜用的溝槽時(shí)，不使電極材料介于蝕刻掩模與半導(dǎo)體襯底之間，因此 與使電極材料介于蝕刻掩模與半導(dǎo)體襯底之間的情況相比，能夠減小包含該蝕刻掩模的開(kāi) 口在內(nèi)的溝槽的縱橫比（溝槽的深度H/溝槽的寬度A)。另外，不需要使浮置柵與填充膜 的突出部重疊，因此在設(shè)計(jì)溝槽的寬度時(shí)，不必預(yù)料（預(yù)算）浮置柵的重疊部分的寬度而加 寬溝槽寬度。因此，能夠?qū)喜圻M(jìn)行微細(xì)加工，而且還能夠提高填充膜（埋入膜）的填充性 (埋入性）。其結(jié)果是能夠形成縱橫比為2. 3?3. 67的填充膜。另外，在浮置柵與填充膜 之間不形成臺(tái)階，因此還能夠有效地防止填充填充膜時(shí)產(chǎn)生弱點(diǎn)（薄弱環(huán)節(jié)、weak point) 或空洞型缺陷（void)。
[0013] 除去蝕刻掩模后，填充于該蝕刻掩模曾所處的位置（有源區(qū)域）的電極材料成為 浮置柵，因此僅通過(guò)調(diào)整蝕刻掩模的厚度，就能夠簡(jiǎn)單地調(diào)整浮置柵的高度。
[0014] 在通過(guò)上述方法制造的半導(dǎo)體器件中，浮置柵由跨源極區(qū)域和漏極區(qū)域的單一層 構(gòu)成，因此能夠?qū)崿F(xiàn)小的單元尺寸。
[0015] 因?yàn)楦≈脰挪慌c填充膜的突出部重疊，所以能夠加寬隔著填充膜相鄰的浮置柵間 的距離。由此，相鄰的浮置柵間的寄生電容能夠減小，因此能夠減小浮置柵間的耦合的影響 所致的閾值變動(dòng)。
[0016] 上述半導(dǎo)體器件，也可以包括：形成在上述半導(dǎo)體襯底的表面部的η型阱區(qū)域，上 述源極區(qū)域和上述漏極區(qū)域分別為形成在上述η型阱區(qū)域的p型源極區(qū)域和p型漏極區(qū) 域，上述溝道區(qū)域是由上述η型阱區(qū)域的一部分構(gòu)成的η型溝道區(qū)域。
[0017] 根據(jù)該結(jié)構(gòu)，對(duì)存儲(chǔ)單元進(jìn)行的數(shù)據(jù)的寫入/擦除是利用ρ型M0SFET來(lái)進(jìn)行的。
[0018] 對(duì)由ρ型M0SFET構(gòu)成的存儲(chǔ)單元的數(shù)據(jù)的寫入，是通過(guò)將ρ型漏極區(qū)域的附近的 禁帶間隧道效應(yīng)產(chǎn)生的電子（熱電子）注入浮置柵來(lái)實(shí)現(xiàn)的。即，Ρ型源極區(qū)域被設(shè)為接地 電位（0V)。另外，電壓施加于ρ型漏極區(qū)域和控制柵和η型阱區(qū)域。由此，在ρ型漏極區(qū)域 的附近產(chǎn)生熱電子，該熱電子被注入浮置柵。另一方面，在擦除數(shù)據(jù)時(shí)，電壓施加于η型阱 區(qū)域和控制柵。通過(guò)施加該電壓，在浮置柵與η型阱區(qū)域之間產(chǎn)生電場(chǎng)，通過(guò)利用該電場(chǎng)的 FN隧道效應(yīng)，電子從浮置柵抽取到η型阱區(qū)域。這一系列的寫入/擦除的動(dòng)作能夠在比由 η型M0SFET構(gòu)成的存儲(chǔ)單元的寫入/擦除的動(dòng)作少的電流下進(jìn)行。因此，如本發(fā)明所示，采 用浮置柵由單一層構(gòu)成的簡(jiǎn)單的結(jié)構(gòu)，也能夠進(jìn)行良好的寫入/擦除的動(dòng)作。即，存儲(chǔ)單元 采用Ρ型M0SFET，由此能夠更有效地利用本發(fā)明。
[0019] 從單元尺寸的微細(xì)化的觀點(diǎn)出發(fā)，優(yōu)選沿上述溝槽的寬度方向的上述浮置柵的第 一寬度Α和沿上述溝槽的長(zhǎng)度方向的上述浮置柵的第二寬度1均為100nm以下。
[0020] 優(yōu)選上述浮置柵由多晶硅構(gòu)成。
[0021] 上述突出部的突出量也可以為0· 09 μ m?0· 17 μ m。
[0022] 上述填充膜也可以為填充絕緣膜。
[0023] 上述半導(dǎo)體器件還可以包括：形成在上述溝槽的內(nèi)表面的絕緣膜，上述填充膜包 括：隔著上述絕緣膜填充至上述溝槽的深度方向中途部的第一材料層；和填充于上述溝槽 的上述第一材料層之上的部分的、與上述第一材料層不同的第二材料層。
[0024] 上述溝槽的深度也可以為0· 13 μ m?0· 16 μ m。
[0025] 上述溝槽的縱橫比也可以為1. 30?1. 77。
[0026] 上述溝槽也可以形成為向其深度方向去寬度變窄的錐狀。
[0027] 上述半導(dǎo)體器件，還可以包括：形成在上述有源區(qū)域的半導(dǎo)體元件。上述半導(dǎo)體元 件也可以包括CMOS晶體管。
[0028] 在上述半導(dǎo)體器件的制造方法中，在形成上述蝕刻掩模的工序中，也可以對(duì)上述 蝕刻掩模的厚度進(jìn)行設(shè)定，使形成上述填充膜時(shí)的上述溝槽和上述開(kāi)口相加的空間的縱橫 比為2. 3?3. 67。
[0029] 根據(jù)該方法，因?yàn)樯鲜鰷喜酆蜕鲜鲩_(kāi)口相加的空間的縱橫比為2. 3?3. 67,所以 能夠?qū)崿F(xiàn)填充膜（埋入膜）的良好的填充性（埋入性）。
[0030] 在形成上述凹處的工序中，也可以對(duì)上述突出部的除去量進(jìn)行設(shè)定，使上述填充 膜的縱橫比為2. 3?3. 67。
[0031] 上述半導(dǎo)體器件的制造方法，還可以包括：在上述電極材料的沉積前，通過(guò)供給η 型雜質(zhì)，在上述有源區(qū)域形成η型阱區(qū)域的工序，上述溝道區(qū)域?yàn)橛缮鲜靓切挖鍏^(qū)域的一部 分構(gòu)成的η型溝道區(qū)域，形成上述源極區(qū)域和上述漏極區(qū)域的工序包括：通過(guò)供給ρ型雜 質(zhì)，形成Ρ型源極區(qū)域和Ρ型漏極區(qū)域的工序。
[0032] 形成上述溝槽的工序也可以包括：將上述溝槽的間距設(shè)定成相鄰的上述溝槽的第 一寬度Α為100nm以下的工序，選擇性地除去上述浮置柵的工序也可以包括：將上述浮置 柵的間距設(shè)定成上述第一區(qū)域與上述第二區(qū)域之間殘留的上述浮置柵沿上述溝槽的長(zhǎng)度 方向的第二寬度w2為lOOnm以下的工序。
[0033] 形成上述浮置柵的工序優(yōu)選包括：通過(guò)CMP法對(duì)上述電極材料進(jìn)行研磨的工序。
[0034] 形成上述填充膜的工序優(yōu)選包括：通過(guò)高密度等離子體（HDP) CVD法供給絕緣材 料的工序。
[0035] 上述蝕刻掩模優(yōu)選由氮化娃（SiN)膜構(gòu)成。

【專利附圖】

【附圖說(shuō)明】
[0036] 圖1是本發(fā)明的第一實(shí)施方式的半導(dǎo)體器件的存儲(chǔ)單元的布局圖。
[0037] 圖2A、2B是用于說(shuō)明存儲(chǔ)單元的內(nèi)部結(jié)構(gòu)的俯視圖，其中圖2A表示沿位線（bit line)的方向觀察的圖，圖2B表示字線（word line)的方向觀察的圖。
[0038] 圖3A、3B?圖13A、13B是用于說(shuō)明本發(fā)明的第一實(shí)施方式的半導(dǎo)體器件的制造方 法的一部分的圖。
[0039] 圖14A、14B是用于說(shuō)明本發(fā)明的第一參考例的半導(dǎo)體器件的存儲(chǔ)單元的內(nèi)部結(jié) 構(gòu)的俯視圖，圖14A表示從沿位線的方向觀察的圖，圖14B表示從沿字線的方向觀察的圖。
[0040] 圖15A、15B?圖25A、25B是用于說(shuō)明本發(fā)明的第一參考例的半導(dǎo)體器件的制造方 法的一部分的圖。
[0041] 圖26A、26B是本發(fā)明的第二參考例的半導(dǎo)體器件的平面圖。
[0042] 圖27A、27B是從圖26A的各切斷面線觀察的截面圖。
[0043] 圖28A、28B是從圖26B的各切斷面線觀察的截面圖。
[0044] 圖29A、29B?圖72A、72B是用于說(shuō)明本發(fā)明的第二參考例的半導(dǎo)體器件的制造方 法的一部分的截面圖。
[0045] 圖73A、73B是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的截面圖。
[0046] 圖74A、74B是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的截面圖。
[0047] 圖75A、75B?圖112AU12B是用于說(shuō)明本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件的制 造方法的一部分的截面圖。

【具體實(shí)施方式】
[0048] 以下，參照附圖，對(duì)本發(fā)明的實(shí)施方式和參考例進(jìn)行詳細(xì)說(shuō)明。
[0049] 〈第一實(shí)施方式〉
[0050] 圖1是本發(fā)明的第一實(shí)施方式的半導(dǎo)體器件1的存儲(chǔ)單元2的布局圖。
[0051] 在半導(dǎo)體器件1中，在俯視時(shí)，縱向（Y方向）布設(shè)的條狀（stripe)的位線BL和 橫向（X方向）布設(shè)的條狀的字線WL呈柵格狀地交叉，在該柵格的窗部分形成有存儲(chǔ)單元 2。通過(guò)在各窗部分配置存儲(chǔ)單元2,存儲(chǔ)單元2在整體上排列成X行XY列（X、Y為正整 數(shù)）的矩陣狀。位線BL與后述的p+型漏極區(qū)域14電連接，字線WL與后述的控制柵18電 連接。通過(guò)位線驅(qū)動(dòng)電路3和字線驅(qū)動(dòng)電路4的控制，選擇位線BL與字線WL的交點(diǎn)，由此 能夠?qū)ξ挥谠摻稽c(diǎn)的存儲(chǔ)單元2寫入/擦除數(shù)據(jù)。
[0052] 接下來(lái)，參照?qǐng)D2A、2B，對(duì)存儲(chǔ)單元2的內(nèi)部結(jié)構(gòu)進(jìn)行說(shuō)明。圖2A、2B是用于說(shuō)明 存儲(chǔ)單元2的內(nèi)部結(jié)構(gòu)的俯視圖，其中圖2A表示從沿位線BL的方向觀察的圖，圖2B表示 從沿字線WL的方向觀察的圖。
[0053] 半導(dǎo)體器件1具備半導(dǎo)體襯底5。半導(dǎo)體襯底5例如由p型硅襯底構(gòu)成，其雜質(zhì)濃 度例如為lX10 15cm_3?5X1015cm_3。在半導(dǎo)體襯底5的表面部，形成有η型阱（well)12。 對(duì)于η型阱12的雜質(zhì)濃度，例如為IX 1017cm_3?5X 1017cm_3。
[0054] 在半導(dǎo)體襯底5,形成有用于將半導(dǎo)體襯底5的表面區(qū)域分離為多個(gè)有源區(qū)域10 的條狀的溝槽（trench) 6、和填充于溝槽6的填充絕緣膜7。由此，在半導(dǎo)體襯底5形成有 由溝槽6和填充絕緣膜7構(gòu)成的STI結(jié)構(gòu)。
[0055] 溝槽6從半導(dǎo)體襯底5的表面形成于η型阱12的區(qū)域內(nèi)，直線狀的線狀溝槽相 互平行地排列成條狀。溝槽6的寬度Α和相鄰的溝槽6間的寬度Β如圖2Α所示，在本實(shí) 施方式中均為90nm以下。即，在半導(dǎo)體器件1中，形成90nm以下的線寬/間隔（line and space)。各溝槽6如圖2A所示，在與其長(zhǎng)度方向正交的寬度方向切斷時(shí)的截面視圖中，形 成為在從開(kāi)口端向底部去的深度方向?qū)挾華變窄的錐狀。各溝槽6的深度Η在本實(shí)施方式 中為0. 13 μ m?0. 16 μ m，由此各溝槽6的縱橫比（溝槽6的深度Η/溝槽6的寬度Α)成為 1.30?1.77。另外，溝槽6的寬度A在本實(shí)施方式中定義為溝槽6的開(kāi)口端的寬度。
[0056] 填充絕緣膜7 -體地包括：由氧化硅（Si02)構(gòu)成并且收納于溝槽6內(nèi)的填充部8、 和形成在溝槽6外并且比半導(dǎo)體襯底5的表面更向上方突出的突出部9。突出部9在截面 視圖中，形成為相對(duì)于半導(dǎo)體襯底5的表面垂直地突出的四邊形，具有與半導(dǎo)體襯底5的表 面平行的頂面（平坦面）和垂直的側(cè)面。另外，突出部9的突出量例如以半導(dǎo)體襯底5的 表面為基準(zhǔn)，為〇. 09 μ m?0. 17 μ m。具備這種突出部9的填充絕緣膜7的縱橫比（填充部 8和突出部9的總計(jì)高度/溝槽6的寬度A)為2. 3?3. 67。
[0057] 因此，用溝槽6劃分的有源區(qū)域10被相鄰的突出部9夾著，成為與突出部9的頂 面和半導(dǎo)體襯底5的表面的高低差對(duì)應(yīng)的深度的凹處。在各凹處（有源區(qū)域10)，形成有浮 置柵11。浮置柵11以其側(cè)面與填充絕緣膜7的突出部9的側(cè)面緊貼的方式填充于由凹處 構(gòu)成的有源區(qū)域10,進(jìn)而比突出部9更向上方突出。浮置柵11的突出部分經(jīng)加工使得其側(cè) 面全域與突出部9的側(cè)面成為同一平面，以免與填充絕緣膜7的突出部9重疊（overlap)。 浮置柵11在本實(shí)施方式中，由高濃度地?fù)诫s有P型雜質(zhì)（例如硼）的P型多晶硅構(gòu)成。浮 置柵11的雜質(zhì)濃度例如為IX l〇2°cm_3?5X 102°cm_3。
[0058] 另外，如圖2B所示，浮置柵11在各有源區(qū)域10沿著溝槽6的長(zhǎng)度方向隔開(kāi)間隔 設(shè)置有多個(gè)。這樣在各有源區(qū)域10露出的半導(dǎo)體襯底5 (η型阱12)的表面，形成有p+型 源極區(qū)域13和ρ+型漏極區(qū)域14。另外，被它們夾著的η型阱6的表面部提供η型溝道區(qū) 域15。SP，各存儲(chǔ)單元2由ρ型M0SFET構(gòu)成。
[0059] p+型源極區(qū)域13和p+型漏極區(qū)域14沿著溝槽6的長(zhǎng)度方向交替設(shè)置。因此，各 浮置柵11成為跨P+型源極區(qū)域13和p+型漏極區(qū)域14的單一層。此處，"浮置柵11為單 一層"是指，例如沿溝槽6的長(zhǎng)度方向掃描有源區(qū)域10時(shí)，在相鄰的一對(duì)p+型源極區(qū)域13 與P+型漏極區(qū)域14之間未設(shè)置有多個(gè)浮置柵11，當(dāng)然也不存在其邊界或配置于該邊界的 絕緣分離膜等。另外，各浮置柵11的沿溝槽6的寬度方向的部分的第一寬度巧（圖2A)、沿 著溝槽6的長(zhǎng)度方向跨p+型源極區(qū)域13和p+型漏極區(qū)域14的部分的第二寬度W 2 (圖2B) 均為90nm以下。第一寬度％與相鄰的溝槽6間的寬度B-致。另外，在本實(shí)施方式中，作 為一例，第一寬度A和第二寬度W 2均為90nm以下，但是根據(jù)情況不同，第一寬度％和第二 寬度W2也可以為100nm以下。
[0060] 在η型溝道區(qū)域15中半導(dǎo)體襯底5的表面，以與浮置柵11相對(duì)的方式，形成有隧 道（tunnel)氧化膜16。隧道氧化膜16的厚度例如為80Α左右。該隧道氧化膜16在η型 溝道區(qū)域15與浮置柵11之間通過(guò)FN(F 〇Wler-N〇rdheim(福勒-諾得海姆））隧道效應(yīng)使 電子穿過(guò)。
[0061] 在浮置柵11上，以隔著0N0膜17與浮置柵11相對(duì)的方式，形成有控制柵18。
[0062] 0Ν0膜17由分別從上下用由氧化硅（Si02)構(gòu)成的膜夾著由氮化硅（SiN)構(gòu)成的 膜的0N0疊層絕緣膜構(gòu)成。
[0063] 控制柵18形成為橫穿（橫切）溝槽6延伸的直線狀。即，控制柵18經(jīng)由形成在 相鄰的浮置柵11之間的填充絕緣膜7上的凹處27,跨多個(gè)有源區(qū)域10。由此，控制柵18 一并覆蓋配置在沿橫穿（橫切）溝槽6的方向的同一直線上的所有浮置柵11。控制柵18 成為配置在同一直線上的多個(gè)存儲(chǔ)單元2共用的的柵極。
[0064] 在控制柵18上，疊層有字線WL和氮化膜19。在本實(shí)施方式中，字線WL由硅化鎢 (tungsten silicide)構(gòu)成，氮化膜19由氮化娃（SiN)構(gòu)成。字線WL的厚度為0. 07 μ m左 右，氮化膜19的厚度約為0. 15μπι左右。另外，以一并（統(tǒng)一）覆蓋浮置柵11、0N0膜17、控 制柵18、字線WL和氮化膜19的側(cè)面的方式，形成有側(cè)壁20。側(cè)壁20例如由氮化硅（SiN)/ 氧化硅（Si0 2)的疊層結(jié)構(gòu)構(gòu)成。
[0065] p+型源極區(qū)域13與源極配線21電連接。源極配線21形成為橫穿溝槽6延伸的 直線狀。即，源極配線21跨多個(gè)有源區(qū)域10,統(tǒng)一（一并）地與沿橫穿溝槽6的方向的同 一直線上配置的所有P+型源極區(qū)域13連接。由此，源極配線21成為配置在同一直線上的 多個(gè)存儲(chǔ)單元2共用的源極。作為源極配線21的材料，例如可以使用鎢。通過(guò)使用鎢，在 線寬/間隔為90nm以下的半導(dǎo)體器件1中，也能夠以良好的加工精度形成源極配線21。 [0066] 位線BL經(jīng)由位接觸部（bit contact) 22 (位塞（bit plug))與p+型漏極區(qū)域14電 連接。位接觸部22-個(gè)一個(gè)地與彼此分離的各p+型漏極區(qū)域14連接。另外，作為位線BL 和位接觸部22的材料，例如能夠使用鎢。通過(guò)使用鎢，在線寬/間隔為90nm以下的半導(dǎo)體 器件1中，也能夠以良好的加工精度形成位線BL和位接觸部22。
[0067] 在該半導(dǎo)體器件1中對(duì)存儲(chǔ)單元2的數(shù)據(jù)輸入，通過(guò)將由p+型漏極區(qū)域14的附 近的禁帶間隧道效應(yīng)產(chǎn)生的電子（熱電子）注入浮置柵11來(lái)實(shí)現(xiàn)。即，與P+型源極區(qū)域 13連接的源極配線21被設(shè)為接地電位（0V)。而且，電壓（例如，Vg = -1. 8V、Vd = 10V? 12V、VWEu = 4. 4V)施加于位線BL、字線WL和η型阱12。由此，在p+型漏極區(qū)域14的附近 產(chǎn)生熱電子，該熱電子被注入到浮置柵11。
[0068] 另一方面，在擦除數(shù)據(jù)時(shí)，電壓（例如，Vg = -20V、Vd = 0V、V_ = 0V)施加于位 線BL、字線WL和半導(dǎo)體襯底5。通過(guò)該電壓的施加，在浮置柵11與η型阱12之間產(chǎn)生電 場(chǎng)，通過(guò)利用該電場(chǎng)的FN隧道效應(yīng)，電子從浮置柵11被抽取到η型阱12。
[0069] 這一系列的寫入/擦除的動(dòng)作能夠在比由η型M0SFET構(gòu)成的存儲(chǔ)單元的寫入/ 擦除的動(dòng)作少的電流下進(jìn)行。因此，如本實(shí)施方式所示，采用浮置柵11由單一層構(gòu)成的簡(jiǎn) 單的結(jié)構(gòu)時(shí)，也能夠進(jìn)行良好的寫入/擦除的動(dòng)作。S卩，通過(guò)存儲(chǔ)單元2采用ρ型M0SFET， 由此能夠更有效地活用半導(dǎo)體器件1。
[0070] 圖3A、3B?圖13A、13B是用于按工序順序說(shuō)明本發(fā)明的第一實(shí)施方式的半導(dǎo)體器 件1的制造方法的一部分的圖。其中，在圖3A、3B?圖13A、13B中，A的俯視圖與圖2A的 俯視圖對(duì)應(yīng)，B的俯視圖與圖2B的俯視圖對(duì)應(yīng)。
[0071] 為了制造半導(dǎo)體器件1，首先準(zhǔn)備半導(dǎo)體襯底5,從未對(duì)該半導(dǎo)體襯底5實(shí)施離子 注入等任何的加工處理的狀態(tài)開(kāi)始，進(jìn)行形成溝槽6和填充絕緣膜7的工序。具體而言，如 圖3A、3B所示，例如利用熱氧化法，在半導(dǎo)體襯底5的表面形成墊（pad)氧化膜23,然后例 如利用CVD法，在墊氧化膜23上形成作為本發(fā)明的蝕刻掩模的一例的硬掩模24。墊氧化膜 23的厚度例如為10nm左右。另外，硬掩模24例如由厚度為175nm左右的氮化硅膜形成。此 時(shí)，硬掩模24的厚度設(shè)定成溝槽6和后述的開(kāi)口 25相加后的空間的縱橫比為2. 3?3. 67。
[0072] 然后，如圖4A、4B所示，為了在有待形成溝槽6的區(qū)域選擇性地形成開(kāi)口 25,對(duì)硬 掩模24和墊氧化膜23選擇性地進(jìn)行蝕刻。另外，經(jīng)由該開(kāi)口 25向半導(dǎo)體襯底5供給蝕刻 氣體。蝕刻氣體從該開(kāi)口 25向半導(dǎo)體襯底5的深度方向前進(jìn)，在半導(dǎo)體襯底5形成截面視 圖為錐狀的溝槽6。
[0073] 接下來(lái)，如圖5A、5B所示，通過(guò)氧化硅的沉積回填該溝槽6。氧化硅的沉積 例如通過(guò) P-CVD (Plasma-Enhanced Chemical Vapor Deposition :等離子體 CVD)法、或 HDP-CVD(High-Density Plasma Chemical Vapor Deposition :高密度等離子體 CVD)法進(jìn) 行。優(yōu)選采用HDP-CVD法。溝槽6和硬掩模24的開(kāi)口 25被氧化硅回填，進(jìn)而硬掩模24完 全被氧化娃覆蓋。然后，利用CMP (Chemical Mechanical Polishing :化學(xué)機(jī)械研磨）法，將 該氧化硅的不需要的部分（溝槽6和硬掩模24的開(kāi)口 25外的部分）研磨而除去。該研磨 持續(xù)到硬掩模24的表面與填充氧化膜的表面（掩模面）成為一面為止。由此，以填滿溝槽 6和硬掩模24的開(kāi)口 25的方式填充填充絕緣膜7。在該填充絕緣膜7中，被墊氧化膜23 和硬掩模24夾著的部分成為突出部9。另外，在本工序中，為了均勻且一致地向溝槽6內(nèi)填 充氧化娃，例如也可以交替反復(fù)進(jìn)行利用RIE (Reactive Ion Etching :反應(yīng)性離子蝕刻）法 的薄膜化和利用P-CVD法或HDP-CVD法的沉積，使氧化硅沉積。
[0074] 接下來(lái)，如圖6A、6B所示，通過(guò)除去硬掩模24,使填充絕緣膜7的突出部9以突出 的狀態(tài)露出。由此，在硬掩模24曾存在的位置，形成由被該突出部9包圍的凹處構(gòu)成的有 源區(qū)域10。然后，通過(guò)向半導(dǎo)體襯底5注入η型雜質(zhì)離子，形成η型阱12。其中，作為η型 雜質(zhì)離子使用砷（As+)離子或磷（Ρ+)離子。
[0075] 接下來(lái)，如圖7A、7B所示，除去墊氧化膜23后，對(duì)由此露出的半導(dǎo)體襯底5的表面 進(jìn)行熱氧化，由此形成隧道氧化膜16。形成隧道氧化膜16后，利用CVD法，使添加有p型雜 質(zhì)離子（例如硼（B+)離子）的多晶硅膜26沉積。多晶硅膜26以充滿由凹處構(gòu)成的有源 區(qū)域10并且覆蓋填充絕緣膜7的方式形成。
[0076] 接下來(lái)，如圖8A、8B所示，從多晶硅膜26的表面露出的狀態(tài)，即多晶硅膜26的表 面未被任何膜覆蓋的狀態(tài)開(kāi)始，利用CMP法，將多晶硅膜26的不需要的部分（覆蓋填充絕 緣膜7的部分）研磨除去。該研磨持續(xù)到填充絕緣膜7的突出部9的頂面與多晶硅26的 表面（研磨面）成為一面為止。由此，在由被突出部9包圍的凹處構(gòu)成的有源區(qū)域10,填充 浮置柵11。
[0077] 接下來(lái)，如圖9A、9B所示，通過(guò)以一致的厚度選擇性地從表面除去填充絕緣膜7的 突出部9,經(jīng)調(diào)節(jié)使突出部9變薄。突出部9的除去量例如設(shè)定成，該處理后剩余的填充絕 緣膜7的縱橫比為2. 3?3. 67。通過(guò)使突出部9變薄，由此在相鄰的浮置柵11之間，形成 與浮置柵11的頂面和突出部9的頂面的高低差對(duì)應(yīng)的深度的凹處27。然后，利用CVD法， 以統(tǒng)一覆蓋多個(gè)浮置柵11的方式，在半導(dǎo)體襯底5的表面整體，形成ΟΝΟ膜28。接下來(lái)， 形成0Ν0膜28后，利用CVD法，使添加有ρ型雜質(zhì)離子（例如硼（Β+)離子）的多晶硅膜29 沉積。
[0078] 接下來(lái)，如圖10AU0B所示，利用CVD法，在半導(dǎo)體襯底5的表面整體，使硅化鎢膜 30和氮化膜31沉積。
[0079] 接下來(lái)，如圖11AU1B所示，沿著溝槽6的長(zhǎng)度方向，選擇性地除去氮化膜31、硅化 鎢膜30、多晶硅膜29、0Ν0膜28和浮置柵11。由此，以半導(dǎo)體襯底5被劃分為矩陣狀排列 的存儲(chǔ)單元2且?jiàn)A著浮置柵11的方式，同時(shí)形成作為本發(fā)明的第一區(qū)域的一例的源極形成 區(qū)域32和作為本發(fā)明的第二區(qū)域的一例的漏極形成區(qū)域33。另外，還同時(shí)形成由氮化膜 31的一部分構(gòu)成的氮化膜26、由硅化鎢膜30的一部分構(gòu)成的字線WL、由多晶硅膜29的一 部分構(gòu)成的控制柵18和由0Ν0膜28的一部分構(gòu)成的0Ν0膜17。接下來(lái)，在源極形成區(qū)域 32和漏極形成區(qū)域33,注入作為ρ型雜質(zhì)的硼（Β+)離子，然后通過(guò)退火處理進(jìn)行熱擴(kuò)散。 由此，同時(shí)形成Ρ+型源極區(qū)域13、ρ+型漏極區(qū)域14和η型溝道區(qū)域15。
[0080] 接下來(lái)，例如利用CVD法，在半導(dǎo)體襯底5的表面整體，使氮化硅（SiN)膜和氧化 硅（Si0 2)膜沉積。然后，通過(guò)對(duì)該氮化硅膜/氧化硅膜進(jìn)行回蝕，如圖12A、圖12B所示，形 成側(cè)壁20。
[0081] 然后，如圖13A、13B所示，通過(guò)形成源極配線21、位接觸部22和位線BL，得到圖 2A、2B所示的半導(dǎo)體器件1。
[0082] 根據(jù)以上的方法，如圖3A、圖3B所示，從未對(duì)該半導(dǎo)體襯底5實(shí)施離子注入等任何 的加工處理的狀態(tài)開(kāi)始，進(jìn)行形成溝槽6和填充絕緣膜7的工序。因此，能夠防止在形成由 溝槽6和填充絕緣膜7溝槽的STI結(jié)構(gòu)前，半導(dǎo)體襯底5中產(chǎn)生微小的缺陷。因此，能夠形 成良好的STI結(jié)構(gòu)，因此能夠改善成品率。
[0083] 另外，如圖4A、4B所示，在形成填充絕緣膜7用的溝槽6時(shí)，因?yàn)椴皇闺姌O材料介 于硬掩模24與半導(dǎo)體襯底5之間，所以與使電極材料介于硬掩模24與半導(dǎo)體襯底5之間 的情況相比，能夠減小包含該硬掩模24的開(kāi)口 25在內(nèi)的溝槽6的縱橫比。另外，如圖2A、 2B所示，不需要使浮置柵11與填充絕緣膜7的突出部9重疊，因此在設(shè)計(jì)溝槽6的寬度A 時(shí)，不必預(yù)算浮置柵11的重疊部分的寬度而加寬溝槽寬度A。因此，能夠?qū)喜?進(jìn)行微細(xì) 加工，而且還能夠提高填充絕緣膜7的填充性。其結(jié)果是，如本實(shí)施方式所示，能夠形成縱 橫比為2. 3?3. 67的填充絕緣膜7。
[0084] 另外，不使浮置柵11與填充絕緣膜7的突出部9重疊，其結(jié)果是，在浮置柵11與 填充絕緣膜7之間沒(méi)有形成臺(tái)階。其結(jié)果是，能夠有效地防止填充填充絕緣膜7時(shí)產(chǎn)生弱 點(diǎn)（weak point、脆弱點(diǎn)）或空洞型缺陷（void)。
[0085] 另外，如圖8A、8B所示，通過(guò)從多晶硅膜26的表面未被任何膜覆蓋的狀態(tài)起進(jìn)行 研磨而形成由單一層構(gòu)成的浮置柵11，因此不必進(jìn)行多次的用于形成浮置柵11的研磨工 序。因此，不需要進(jìn)行研磨裝置間的移送，而且形成浮置柵11時(shí)的研磨條件的設(shè)定也只需 要進(jìn)行一次，因此能夠使制造工序變簡(jiǎn)單。另外，不需要進(jìn)行研磨裝置間的移送，因此還能 夠減少顆粒向半導(dǎo)體襯底5 (晶片）表面的附著。
[0086] 另外，如圖7A、7B和圖8A、8B所示，除去硬掩模24后，填充于該硬掩模24曾所處 的由凹處構(gòu)成的有源區(qū)域10的多晶硅膜26成為浮置柵11，因此，在圖3A、3B的工序中僅通 過(guò)調(diào)整硬掩模24的厚度，就能夠簡(jiǎn)單地調(diào)整浮置柵11的高度。
[0087] 另外，利用CVD法的多晶硅膜26的沉積工序只需要一個(gè)工序，因此在形成浮置柵 11時(shí)，不必將半導(dǎo)體襯底5多次地搬入CVD裝置或從中取出。因此，不必考慮多晶硅膜26 不必要地被氧化，不再需要進(jìn)行將半導(dǎo)體襯底5低溫地插入到CVD裝置等的特殊的準(zhǔn)備。其 結(jié)果是能夠減輕對(duì)CVD裝置的負(fù)擔(dān)。
[0088] 而且，利用上述方法制造的半導(dǎo)體器件1中，如圖2A、2B所示，浮置柵11由跨p+型 源極區(qū)域13和p+型漏極區(qū)域14的單一層構(gòu)成，因此能夠?qū)崿F(xiàn)小的單元尺寸。
[0089] 另外，如圖2A、2B所示，浮置柵11不與填充絕緣膜7的突出部9重疊，因此能夠加 寬隔著填充膜7相鄰的浮置柵11間的距離。由此，相鄰的浮置柵11間的寄生電容能夠減 小，因此能夠減小浮置柵11間的耦合的影響所致的閾值變動(dòng)。即，反而言之，若浮置柵11 與突出部9重疊，就會(huì)接近相鄰的浮置柵11，因此必然導(dǎo)致浮置柵11間的距離拉近。因此， 上述寄生電容有增加的趨勢(shì)。
[0090] 以上，對(duì)本發(fā)明的第一實(shí)施方式進(jìn)行了說(shuō)明，但本發(fā)明也可以以其他的方式實(shí)施。
[0091] 例如，在上述的第一實(shí)施方式中，也可以采用反轉(zhuǎn)了半導(dǎo)體器件1的各半導(dǎo)體部 分的導(dǎo)電型的結(jié)構(gòu)。例如，在半導(dǎo)體器件1中也可以是P型部分為η型，η型的部分為P型。 因此，構(gòu)成存儲(chǔ)單元2的M0SFET如上所述既可以是ρ型M0SFET，也可以是η型M0SFET。
[0092] 另外，在存儲(chǔ)單兀2的周圍，也可以設(shè)定有形成有電荷栗、齊納_極管、MIS晶體管 等各種元件的周邊電路區(qū)域。
[0093] 另外，在權(quán)利要求書(shū)中所記載的各權(quán)利要求的范圍內(nèi)，能夠?qū)崟r(shí)各種設(shè)計(jì)變更。
[0094] 〈第一參考例〉
[0095] 圖14A、14B是用于說(shuō)明本發(fā)明的第一參考例的半導(dǎo)體器件201的存儲(chǔ)單元2的內(nèi) 部結(jié)構(gòu)的俯視圖。圖14A表示從沿位線BL的方向觀察的圖，圖14B表示從沿字線WL的方 向觀察的圖。圖14A、14B中，對(duì)與上述的圖2A、2B之間相互對(duì)應(yīng)的元素標(biāo)注相同的附圖標(biāo) 記來(lái)表示。
[0096] 在半導(dǎo)體器件201中，在溝槽6的內(nèi)表面，形成有襯（liner)氧化膜35,隔著襯氧 化膜35,在溝槽6形成有填充膜34。由此，在半導(dǎo)體襯底5,形成有由溝槽6和填充膜34構(gòu) 成的STI結(jié)構(gòu)。
[0097] 各溝槽6的深度Η在該第一參考例中為50nm?500nm，各溝槽6的縱橫比（溝槽 6的深度H/溝槽6的寬度A)為4以上（優(yōu)選為4?8)。另外，溝槽6雖然具有STI結(jié)構(gòu)， 但是其深度和縱橫比能夠適當(dāng)?shù)刈兏?。例如，也可以是深度?5μπι以上，優(yōu)選為Ιμπι? 40 μ m，縱橫比為8?20的DTI結(jié)構(gòu)。
[0098] 襯氧化膜35例如由氧化硅構(gòu)成，形成在溝槽6的側(cè)面和底面的全域（整個(gè)區(qū)域）。 而且，在溝槽6的襯氧化膜35的內(nèi)側(cè)，填充有填充膜34。填充膜34包括：依次從溝槽6的 底部疊層到開(kāi)口側(cè)的第一材料層36和第二材料層37。
[0099] 第一材料層36填充至溝槽6的深度方向中途部，使得與第二材料層37的界面以 溝槽6的底部為基準(zhǔn)成為固定的高度位置。即，在本第一參考例中，以第一材料層36與第 二材料層37的截面與半導(dǎo)體襯底5的表面平行的方式，溝槽6的底部至一定高度處的區(qū)域 被第一材料層36填滿，比第一材料層36靠上側(cè)的剩余區(qū)域被第二材料層37填滿。
[0100] 另外，比第一材料層36靠上側(cè)的區(qū)域（即，被第一材料層36的上表面和比該上表 面靠上側(cè)的溝槽的側(cè)面劃定的部分）的縱橫比優(yōu)選為4以下。填充于該區(qū)域的第二材料層 37 -體地包括收納于溝槽6內(nèi)的填充部38、和形成在溝槽6外且比半導(dǎo)體襯底5的表面向 上方突出的突出部39。突出部39在截面視圖中，形成為與半導(dǎo)體襯底5的表面垂直地突出 的四邊形，具有與半導(dǎo)體襯底5的表面平行的頂面（平坦面）和垂直的側(cè)面。另外，突出部 39的突出量例如以半導(dǎo)體襯底5的表面為基準(zhǔn)，為0. 09μπι?0. 17μπι。
[0101] 第一材料層36例如由多晶硅構(gòu)成，第二材料層37由氧化硅（Si02)構(gòu)成。另外， 作為第一材料層36的其他的材料，能夠列舉TE0S和氮化硅（SiN)的例子。
[0102] 圖15A、15B?圖25A、25B是用于按工序順序說(shuō)明本發(fā)明的第一參考例的半導(dǎo)體 器件201的制造方法的一部分的圖。其中，在圖15A、15B?圖25A、25B中，A的俯視圖與圖 14A的俯視圖對(duì)應(yīng)，B的俯視圖與圖14B的俯視圖對(duì)應(yīng)。
[0103] 為了制造半導(dǎo)體器件201，首先如圖15A、15B所示，利用與圖3A、3B同樣的工序，形 成墊氧化膜23和硬掩模24。
[0104] 接下來(lái)，如圖16A、16B所示，利用與圖4A、4B同樣的工序，在半導(dǎo)體襯底5,形成截 面視圖為錐狀的溝槽6。
[0105] 接下來(lái)，在殘留有硬掩模24的狀態(tài)下，使半導(dǎo)體襯墊5熱氧化。熱氧化例如在注 入有氧氣等的氣氛中在700°C?1200°C的溫度下進(jìn)行。通過(guò)該熱氧化，在露出半導(dǎo)體襯底 5的溝槽6的側(cè)面和底面的整個(gè)面，形成具有大致均勻的厚度的襯氧化膜35。
[0106] 接下來(lái)，如圖17A、17B所示，進(jìn)行利用第一材料層36的材料的溝槽6的回填工序。 作為第一材料層36的材料，能夠米用多晶娃、氮化娃或TE0S。下面，對(duì)使多晶娃沉積的情況 進(jìn)行說(shuō)明。
[0107] 多晶硅的沉積，例如利用LP-CVD法進(jìn)行。LP-CVD法在10Pa?50Pa(帕）左右的 壓力下，在600°C?900°C的溫度下進(jìn)行。由此，用多晶硅回填溝槽6和硬掩模24的開(kāi)口 25,進(jìn)而用多晶娃完全覆蓋硬掩模24。由此，形成第一材料層36。
[0108] 接下來(lái)，利用CMP法除去第一材料層36的不需要的部分（溝槽6和硬掩模24的 開(kāi)口 25外的部分）。CMP持續(xù)進(jìn)行到硬掩模24的表面與第一材料層36的表面（研磨面） 成為一面為止。由此，以填滿溝槽6和硬掩模24的開(kāi)口 25的方式填充第一材料層36。
[0109] 接下來(lái)，對(duì)第一材料層36進(jìn)行蝕刻，直至第一材料層36的上表面比半導(dǎo)體襯底5 的表面低的位置（深度）。蝕刻例如利用RIE法等干法蝕刻進(jìn)行。
[0110] 此時(shí)，第一材料層36優(yōu)選形成為，被第一材料層36的上表面和比該上表面靠上側(cè) 的溝槽6的側(cè)面劃定的部分的縱橫比為4以下。另外，省略利用上述CMP法的多晶硅的研 磨工序，僅通過(guò)利用RIE法的蝕刻處理工序，也能夠形成同樣的第一材料層36。
[0111] 接下來(lái)，進(jìn)行利用第二材料層37的材料的溝槽6的回填工序。具體而言，氧化硅 回填到隔著襯氧化膜35形成有第一材料層36的溝槽6,使其沉積直至完全覆蓋硬掩模24 為止。氧化硅的沉積例如利用HDP-CVD法或P-CVD法進(jìn)行。優(yōu)選為HDP-CVD法。由此，形 成第二材料層37。
[0112] 接下來(lái)，利用CMP法除去第二材料層37的不需要的部分（溝槽6和硬掩模24的 開(kāi)口 25外的部分）。CMP持續(xù)進(jìn)行到硬掩模24的表面與第二材料層37的表面（研磨面） 成為一面為止。由此，以填滿溝槽6和硬掩模24的開(kāi)口 25的方式填充第二材料層37。這 樣，形成包括第一材料層36和第二材料層37的填充膜34。另外，在該第二材料層37中，收 納于溝槽6的部分成為填充部38,被墊氧化膜23和硬掩模24夾著的部分成為突出部39。
[0113] 接下來(lái)，如圖18A、圖18B所示，通過(guò)除去硬掩模24,使第二材料層37 (填充膜34) 的突出部39以突出的狀態(tài)露出。由此，在硬掩模24曾存在的位置，形成由被該突出部39 包圍的凹處構(gòu)成的有源區(qū)域10。然后，通過(guò)向半導(dǎo)體襯底5注入η型雜質(zhì)離子，而形成η型 阱12。
[0114] 然后，如圖19AU9B?圖25Α、25Β所示，通過(guò)進(jìn)行與圖7Α、7Β?圖13AU3B同樣的 工序，得到圖14Α、14Β所示的半導(dǎo)體器件201。
[0115] 利用上述方法制造的半導(dǎo)體器件201中，在形成于半導(dǎo)體襯底5的溝槽6中，直至 其深度方向中途部為止，填充有第一材料層36。因此，能夠使有待填充第二材料層37的溝 槽6的縱橫比低于填充第一材料層36時(shí)的溝槽6的縱橫比。
[0116] 即，無(wú)論形成有何種縱橫比的溝槽6,均能夠利用第一材料層36調(diào)整填充第二材 料層37時(shí)的溝槽6的縱橫比。
[0117] 另外，能夠調(diào)整被第一材料層36的上表面和比該上表面靠上側(cè)的所述溝槽6的側(cè) 面劃定的部分的縱橫比，因此能夠在能夠有效地抑制空洞型缺陷的發(fā)生的范圍內(nèi)填充第二 材料層37。其結(jié)果是，能夠有效地抑制該空洞型缺陷所導(dǎo)致的填充膜34的漏電流的產(chǎn)生。
[0118] 另外，能夠抑制填充膜34的漏電流的產(chǎn)生，因此能夠在存儲(chǔ)單元2用的區(qū)域，形成 可靠性高的半導(dǎo)體元件區(qū)域。
[0119] 另外，關(guān)于制造工序，還能夠?qū)崿F(xiàn)上述第一實(shí)施方式中所描述的效果。
[0120] 〈第二參考例〉
[0121] 圖26Α、26Β是本發(fā)明的第二參考例的半導(dǎo)體器件51的平面圖。圖26Α是表示半 導(dǎo)體器件51的存儲(chǔ)單元區(qū)域53的平面圖，圖26Β是表示半導(dǎo)體器件51的CMOS區(qū)域54的 平面圖。另外，圖27A、27B是從圖26A的各切斷面線觀察的截面圖，其中，圖27A與切斷面 線A1-A1對(duì)應(yīng)，圖27B與切斷面線B1-B1對(duì)應(yīng)。圖28A、28B是從圖26B的各切斷面線觀察 的截面圖，其中，圖28A與切斷面線A2-A2對(duì)應(yīng)，圖28B與切斷面線B2-B2對(duì)應(yīng)。
[0122] 下面，首先參照?qǐng)D26A和圖27A、27B，對(duì)半導(dǎo)體器件51的存儲(chǔ)單元區(qū)域53進(jìn)行說(shuō) 明，然后參照?qǐng)D26B和圖28A、28B，對(duì)半導(dǎo)體器件51的CMOS區(qū)域54進(jìn)行說(shuō)明。
[0123] 〈存儲(chǔ)單元區(qū)域〉
[0124] 半導(dǎo)體器件51包括半導(dǎo)體襯底52、和設(shè)置在該半導(dǎo)體襯底52上的存儲(chǔ)單元區(qū)域 53。半導(dǎo)體襯底52例如為具有p型的導(dǎo)電型的娃基板。
[0125] 存儲(chǔ)單元區(qū)域53被元件分離部55劃分為多個(gè)有源區(qū)域56。
[0126] 元件分離部55包括：形成在半導(dǎo)體襯底52的表面的溝槽60、形成在溝槽60的內(nèi) 表面的襯氧化膜61、和填充于溝槽60的填充膜65。
[0127] 溝槽60在本實(shí)施方式中，以直線狀的線狀溝槽相互平行的方式排列成條狀。彼此 相鄰的溝槽60間的距離為0. 02 μ m?1 μ m。該距離與各有源區(qū)域56的寬度對(duì)應(yīng)。各溝槽 60在與其長(zhǎng)度方向正交的寬度方向切斷時(shí)的截面視圖（以下簡(jiǎn)稱為"截面視圖"）中，形成 為在從開(kāi)口端向底部去的深度方向?qū)挾茸冋腻F狀。
[0128] 溝槽60在本實(shí)施方式中，雖然具有深度為50nm?500nm，縱橫比（溝槽的深度除 以溝槽的開(kāi)口寬度的值）為4以上（優(yōu)選為4?8)的STI (Shallow Trench Isolation :淺 槽隔離）結(jié)構(gòu)，但是其深度和縱橫比能夠適當(dāng)?shù)刈兏?。例如，也可以是深度?5μπι以上，優(yōu) 選為1 μ m?40 μ m，縱橫比為8?20的DTI (Deep Trench Isolation :深槽隔離）結(jié)構(gòu)。
[0129] 襯氧化膜61例如由氧化硅構(gòu)成，形成在溝槽60的側(cè)面和底面的全域（整個(gè)區(qū) 域）。而且，在溝槽60的襯氧化膜61的內(nèi)側(cè)，填充有填充膜65。
[0130] 填充膜65包括：依次從溝槽60的底部向開(kāi)口側(cè)疊層的第一材料層62和第二材料 層63。
[0131] 第一材料層62填充至溝槽60的深度方向中途部，使得與第二材料層63的界面以 溝槽60的底部為基準(zhǔn)成為固定的高度位置。即，在本實(shí)施方式中，以第一材料層62與第二 材料層63的界面與半導(dǎo)體襯底52的表面平行的方式，溝槽60的底部至一定高度處的區(qū)域 被第一材料層62填滿，比第一材料層62靠上側(cè)的剩余區(qū)域被第二材料層63填滿。
[0132] 另外，比第一材料層62靠上側(cè)的區(qū)域（S卩，被第一材料62的上表面和比該上表面 靠上側(cè)的溝槽的側(cè)面劃定的部分）的縱橫比優(yōu)選為4以下。填充于該區(qū)域的第二材料層63 例如以其上表面與半導(dǎo)體襯底52的表面成為一面的方式，填充于溝槽60。
[0133] 第一材料層62例如由多晶硅構(gòu)成，第二材料層63由氧化硅（Si02)構(gòu)成。另外，作 為第一材料層62的其他的材料，能夠列舉TEOS(Tetraethylorthosilicate :正娃酸乙酯） 和氮化硅（SiN)的例子。
[0134] 在被元件分離部55分隔的多個(gè)有源區(qū)域56, 一個(gè)一個(gè)地分別設(shè)置有非易失性存 儲(chǔ)單元 70 (EEPR0M)。
[0135] 非易失性存儲(chǔ)單元70包括：在半導(dǎo)體襯底52的表面部相互隔開(kāi)間隔形成的η型 源極區(qū)域73和η型漏極區(qū)域74、配置成與它們之間的溝道區(qū)域75相對(duì)的浮置柵76、和疊 層于該浮置柵76的控制柵77。在η型源極區(qū)域73、η型漏極區(qū)域74和控制柵77的表面， 分別形成有硅化物71、72、81。
[0136] 浮置柵76 -個(gè)一個(gè)地設(shè)置于各有源區(qū)域56。各浮置柵76形成為，與有源區(qū)域56 的長(zhǎng)度方向正交的長(zhǎng)度方向的兩端部（重疊部分）與第二材料層63重疊。
[0137] 控制柵77形成為在與有源區(qū)域56的長(zhǎng)度方向正交的寬度方向延伸的直線狀。控 制柵77跨多個(gè)有源區(qū)域56,以其上表面平坦的方式，統(tǒng)一地覆蓋所有浮置柵76。即，控制 柵77成為多個(gè)非易失性存儲(chǔ)單元70共用的電極。
[0138] 另外，有源區(qū)域56的長(zhǎng)度方向的浮置柵76和控制柵77的兩側(cè)面彼此成為一面。 由此，浮置柵76和控制柵77的疊層結(jié)構(gòu)具有無(wú)臺(tái)階的平面狀的側(cè)面。即，這兩個(gè)柵極76、 77容納于半導(dǎo)體襯底52的相同空間上的區(qū)域。
[0139] 通過(guò)這兩個(gè)柵極76、77,抑制浮置柵76的閾值電壓的偏差，并且實(shí)現(xiàn)非易失性存 儲(chǔ)單元70的微細(xì)化。另外，浮置柵76和控制柵77的兩側(cè)面被由氮化硅等絕緣材料構(gòu)成的 側(cè)壁78覆蓋。
[0140] 在η型源極區(qū)域73及η型漏極區(qū)域74與浮置柵76之間，即側(cè)壁78的正下方的 區(qū)域，分別形成有η型源極低濃度層79和η型漏極低濃度層80。由此形成有LDD (Lightly Doped Drain :輕摻雜漏區(qū)）結(jié)構(gòu)。
[0141] η型源極低濃度層79和η型漏極低濃度層80是以比η型源極/漏極區(qū)域73、74 更低的濃度形成且比它們更輕微地注入雜質(zhì)離子而形成的區(qū)域。η型源極/漏極低濃度層 79、80形成為相對(duì)于浮置柵76和控制柵77自匹配。而η型源極/漏極區(qū)域73、74形成為 相對(duì)于側(cè)壁78自匹配。
[0142] 在溝道區(qū)域75中半導(dǎo)體襯底52的表面，以與浮置柵76相對(duì)的方式，形成有隧道 氧化膜87。隧道氧化膜87的厚度例如為90A左右。該隧道氧化膜87在溝道區(qū)域75與浮 置柵76之間通過(guò)FN(Fowler-Nordheim)隧道效應(yīng)使電子穿過(guò)。
[0143] 另外，浮置柵76與控制柵77之間用絕緣膜絕緣。該絕緣膜例如由用一對(duì)氧化硅膜 夾著氮化硅膜的0N0(氧化膜-氮化膜-氧化膜）結(jié)構(gòu)的膜（以下，作為0N0膜86)構(gòu)成。
[0144] 〈CMOS 區(qū)域〉
[0145] 半導(dǎo)體器件51在共用的半導(dǎo)體襯底52上包括：HV-CM0S (High Voltage-Complementary Metal Oxide Semiconductor :高電壓互補(bǔ)金屬氧化物半導(dǎo)體）區(qū) 域 90、MV_CM0S(Middle Voltage-Complementary Metal Oxide Semiconductor :中等電壓 互補(bǔ)金屬氧化物半導(dǎo)體）區(qū)域 120、和 LV-CM0S(Low Voltage-Complementary Metal Oxide Semiconductor :低電壓互補(bǔ)金屬氧化物半導(dǎo)體）區(qū)域140。
[0146] HV-CM0S區(qū)域90、MV-CM0S區(qū)域120和LV-CM0S區(qū)域140通過(guò)元件分離部55彼此 分離。以下，依次對(duì)（l)HV-CMOS區(qū)域90、⑵MV-CM0S區(qū)域120和（3)LV-CM0S區(qū)域140進(jìn) 行說(shuō)明。
[0147] (l)HV-CMOS 區(qū)域
[0148] HV-CM0S 區(qū)域 90 包括：η 型的 HV-nM0S91 和 p 型的 HV-pM0S92。η 型的 HV-nM0S91 和 P型的HV-pM0S92被矩形狀地包圍它們的元件分離部55彼此分離。HV-nM0S91和HV-pM0S92 例如為額定電壓超過(guò)5V且40V以下的高耐壓元件。
[0149] 在HV_nM0S91用的區(qū)域，沿著矩形狀地包圍該區(qū)域的元件分離部55的邊，形成有 深η型阱82,另外，在深η型阱82的內(nèi)方區(qū)域形成有p型基極區(qū)域93。p型基極區(qū)域93形 成為其底部比溝槽60深。
[0150] 在ρ型基極區(qū)域93中半導(dǎo)體襯底52的表面，形成有HV-nM0S柵極絕緣膜101。 HV-nM0S柵極絕緣膜101例如以300A?500A的厚度形成。另外，以?shī)A著HV-nM0S柵極絕緣 膜101與半導(dǎo)體襯底52相對(duì)的方式，形成有HV-nM0S柵極電極102。在HV-nM0S柵極電極 102的表面，形成有硅化物（silicide)99。另外，HV-nM0S柵極電極102的兩側(cè)面被由氮化 硅等絕緣材料構(gòu)成的側(cè)壁103覆蓋。
[0151] 另外，在相對(duì)于HV-nM0S柵極電極102 -方側(cè)，形成有HV-n型漂移區(qū)域100、HV-n 型源極區(qū)域94和HV-n型源極接觸區(qū)域97,在其相反側(cè)，形成有HV-n型漂移區(qū)域100、HV-n 型漏極區(qū)域95和HV-n型漏極接觸區(qū)域98。
[0152] HV-n型漂移區(qū)域100形成為相對(duì)于HV-nM0S柵極電極102自匹配，HV-n型源極/ 漏極區(qū)域94、95分別形成為相對(duì)于側(cè)壁103自匹配。另外，HV-n型源極/漏極接觸區(qū)域97、 98分別形成在HV-n型源極/漏極區(qū)域94、95的內(nèi)方區(qū)域。另外，在HV-n型源極/漏極接 觸區(qū)域97、98的表面，分別形成有硅化物。
[0153] 在HV-pM0S92用的區(qū)域，與HV-nM0S91用的區(qū)域一樣，沿著矩形狀地包圍該區(qū)域的 元件分離部55的邊，形成有深η型阱82,另外，在深η型阱82的內(nèi)方區(qū)域形成有η型基極 區(qū)域94。η型基極區(qū)104形成為其底部比溝槽60深。
[0154] 在η型基極區(qū)域104中半導(dǎo)體襯底52的表面，形成有HV-pM0S柵極絕緣膜112。 HV-pM0S柵極絕緣膜112以與HV-nM0S柵極絕緣膜101相同的的厚度、相同的材料形成。另 夕卜，以?shī)A著HV-pM0S柵極絕緣膜112與半導(dǎo)體襯底52相對(duì)的方式，形成有HV-pM0S柵極電 極113。在HV-pMOS柵極電極113的表面，形成有硅化物110。另外，HV-pMOS柵極電極113 的兩側(cè)面被由氮化硅等絕緣材料構(gòu)成的側(cè)壁114覆蓋。
[0155] 另外，在相對(duì)于HV-pMOS柵極電極113 -方側(cè)，形成有HV-p型漂移區(qū)域111、HV-p 型源極區(qū)域105和HV-p型源極接觸區(qū)域108,在其相反側(cè)，形成有HV-p型漂移區(qū)域111、 HV-p型漏極區(qū)域106和HV-p型漏極接觸區(qū)域109。
[0156] HV-p型漂移區(qū)域111形成得比HV-n型漂移區(qū)域100深，并形成為相對(duì)于HV-pMOS 柵極電極113自匹配。HV-p型源極/漏極區(qū)域105、106以與HV-n型源極/漏極區(qū)域94、 95相同的深度形成，并且分別形成為相對(duì)于側(cè)壁114自匹配。另外，HV-p型源極/漏極接 觸區(qū)域108、109以與HV-n型源極/漏極接觸區(qū)域97、98相同的深度形成，并且分別形成在 HV-p型源極/漏極區(qū)域105U06的內(nèi)方區(qū)域。另外，在HV-p型源極/漏極接觸區(qū)域108、 109的表面，分別形成有娃化物。
[0157] (2)MV-CM0S 區(qū)域
[0158] MV-CM0S 區(qū)域 120 包括：η 型的 MV-nM0S121 和 p 型的 MV-pM0S122。η 型的 MV-nM0S121和ρ型的MV-pM0S122被矩形狀地包圍它們的元件分離部55彼此分離。η型的 MV-nM0S121和ρ型的MV-pM0S122例如為額定電壓為2V以上且5V以下的中等耐壓元件。
[0159] 在MV-nM0S121用的區(qū)域，與HV-nM0S91用的區(qū)域一樣，沿著矩形狀地包圍該區(qū)域 的元件分離部55的邊，形成有深η型阱82,另外，在深η型阱82的內(nèi)方區(qū)域形成有MV-p型 阱123。MV-p型阱123的雜質(zhì)濃度比ρ型基極區(qū)域93高，且形成得比ρ型基極區(qū)域93淺。 例如，MV-p型阱123形成為其底部達(dá)到與溝槽60的底部相同的深度位置。另外，MV-p型阱 123以與HV-p型漂移區(qū)域111和后述的LV-p型阱143相同的雜質(zhì)濃度和相同深度形成。
[0160] 在MV-p型阱123的內(nèi)方區(qū)域，沿著半導(dǎo)體器件52的表面相互隔開(kāi)間隔形成有 MV-n型源極區(qū)域124和MV-n型漏極區(qū)域125。該MV-n型源極區(qū)域124與MV-n型漏極區(qū) 域125之間的區(qū)域?yàn)镸V-p型阱123的溝道區(qū)域。
[0161] 在MV-nM0S121用的區(qū)域中半導(dǎo)體襯底52的表面，形成有MV-nMOS柵極絕緣膜 127。MV-nM0S柵極絕緣膜127例如以比上述HV-nM0S柵極絕緣膜101薄的厚度形成。其厚 度例如為100A?300人。另外，以與MV-nM0S121的溝道區(qū)域相對(duì)的方式，夾著MV-nM0S柵 極絕緣膜127形成有MV-nM0S柵極電極128。在MV-nM0S柵極電極128的表面，形成有硅化 物126。另外，MV-n型源極區(qū)域124和MV-n型漏極區(qū)域125形成為相對(duì)于MV-nM0S柵極電 極128自匹配。MV-nM0S柵極電極128的兩側(cè)面被由氮化硅等絕緣材料構(gòu)成的側(cè)壁129覆 蓋。
[0162] 另外，在MV-n型源極/漏極區(qū)域124、125的內(nèi)方區(qū)域，以分別相對(duì)于側(cè)壁129自 匹配的方式，形成有MV-n型源極接觸區(qū)域130和MV-n型漏極接觸區(qū)域83。另外，在MV-n 型源極/漏極接觸區(qū)域130、83的表面，分別形成有硅化物。
[0163] 在MV-pM0S122用的區(qū)域，與HV-nM0S91用的區(qū)域一樣，沿著矩形狀地包圍該區(qū)域 的元件分離部55的邊，形成有深η型阱82,另外，在深η型阱82的內(nèi)方區(qū)域形成有MV-n型 阱131。MV-n型阱131的雜質(zhì)濃度比η型基極區(qū)域104高，且形成得比η型基極區(qū)域104 淺。例如，MV-n型阱131形成為其底部達(dá)到與溝槽60的底部相同的深度位置。另外，MV-n 型阱131以與后述的LV-n型阱151相同的雜質(zhì)濃度和相同深度形成。
[0164] 在MV-n型阱131的內(nèi)方區(qū)域，沿著半導(dǎo)體器件52的表面相互隔開(kāi)間隔形成有 MV-p型源極區(qū)域132和MV-p型漏極區(qū)域133。該MV-p型源極區(qū)域132與MV-p型漏極區(qū) 域133之間的區(qū)域?yàn)镸V-n型阱131的溝道區(qū)域。
[0165] 在MV-pM0S122用的區(qū)域中半導(dǎo)體襯底52的表面，形成有MV-pMOS柵極絕緣膜 135。MV-pMOS柵極絕緣膜135以與MV-nMOS柵極絕緣膜127相同的厚度、相同的材料形 成。另外，以與MV-pM0S122的溝道區(qū)域相對(duì)的方式，夾著MV-pMOS柵極絕緣膜135形成有 MV-pMOS柵極電極136。在MV-pMOS柵極電極136的表面，形成有硅化物134。另外，MV-p型 源極區(qū)域132和MV-p型漏極區(qū)域133形成為相對(duì)于MV-pMOS柵極電極136自匹配。MV-pMOS 柵極電極36的兩側(cè)面被由氮化硅等絕緣材料構(gòu)成的側(cè)壁137覆蓋。
[0166] 另外，在MV-p型源極/漏極區(qū)域132U33的內(nèi)方區(qū)域，以分別相對(duì)于側(cè)壁137自 匹配的方式，形成有MV-p型源極接觸區(qū)域138和MV-p型漏極接觸區(qū)域139。另外，在MV-p 型源極/漏極接觸區(qū)域138、139的表面，分別形成有硅化物。
[0167] (3)LV_CM0S 區(qū)域
[0168] 對(duì)于 LV-CM0S 區(qū)域 140,其包括：n 型的 LV-nM0S141 和 p 型的 LV-pM0S142。η 型 的LV-nM0S141和ρ型的LV-pM0S142被矩形狀地包圍它們的元件分離部55彼此分離。 LV-nM0S141和LV-pM0S142例如為額定電壓不足2V的低耐壓元件。
[0169] 在LV-nM0S121用的區(qū)域和LV-pM0S142用的區(qū)域，以統(tǒng)一覆蓋這些區(qū)域的方式，沿 著元件分離部55的邊，形成有深η型阱190。深η型阱190以與η型基極區(qū)域104相同的 雜質(zhì)濃度和相同的深度形成。
[0170] 在LV-nM0S141用的區(qū)域中深η型阱190的內(nèi)方區(qū)域，沿著矩形狀地包圍該區(qū)域的 元件分離部55的邊，形成有LV-p型阱143。LV-p型阱143的雜質(zhì)濃度比ρ型基極區(qū)域93 高，且形成得比Ρ型基極區(qū)域93淺。例如，LV-p型阱143形成為其底部達(dá)到與溝槽60的 底部相同的深度位置。
[0171] 在LV-p型阱143的內(nèi)方區(qū)域，沿著半導(dǎo)體器件52的表面相互隔開(kāi)間隔形成有 LV-n型源極區(qū)域144和LV-n型漏極區(qū)域145。該LV-n型源極區(qū)域144與LV-n型漏極區(qū) 域145之間的區(qū)域?yàn)長(zhǎng)V-p型阱143的溝道區(qū)域。
[0172] 在LV-nM0S141用的區(qū)域中半導(dǎo)體襯底52的表面，形成有LV-nM0S柵極絕緣膜 147。LV-nM0S柵極絕緣膜147例如以比上述的MV-nM0S柵極絕緣膜127更薄地形成。其厚 度例如為10A?100A。另外，以與LV-nM0S141的溝道區(qū)域相對(duì)的方式，夾著LV-nM0S柵極 絕緣膜147形成有LV-nM0S柵極電極148。在LV-nM0S柵極電極148的表面，形成有硅化物 146。另外，LV-n型源極區(qū)域144和LV-n型漏極區(qū)域145形成為相對(duì)于LV-nM0S柵極電極 148自匹配。LV-nM0S柵極電極148的兩側(cè)面被由氮化硅等絕緣材料構(gòu)成的側(cè)壁149覆蓋。
[0173] 另外，在LV-n型源極/漏極區(qū)域144、145的內(nèi)方區(qū)域，以分別相對(duì)于側(cè)壁149自 匹配的方式，形成有LV-n型源極接觸區(qū)域150和LV-n型漏極接觸區(qū)域84。另外，在LV-n 型源極/漏極接觸區(qū)域150、84的表面，分別形成有硅化物。
[0174] 在LV-pM0S142用的區(qū)域中深η型阱190的內(nèi)方區(qū)域，沿著矩形狀地包圍該區(qū)域的 元件分離部55的邊，形成有LV-n型阱151。LV-n型阱151的雜質(zhì)濃度比η型基極區(qū)104 高，且形成得比η型基極區(qū)域104淺。例如，LV-n型阱151形成為其底部達(dá)到與溝槽60的 底部相同的深度位置。
[0175] 在LV-n型阱151的內(nèi)方區(qū)域，沿著半導(dǎo)體器件52的表面相互隔開(kāi)間隔形成有 LV-p型源極區(qū)域152和LV-p型漏極區(qū)域153。該LV-p型源極區(qū)域152與LV-p型漏極區(qū) 域153之間的區(qū)域?yàn)長(zhǎng)V-n型阱151的溝道區(qū)域。
[0176] 在LV-pM0S142用的區(qū)域中半導(dǎo)體襯底52的表面，形成有LV-pMOS柵極絕緣膜 155。LV-pMOS柵極絕緣膜155以與LV-nMOS柵極絕緣膜147相同的厚度、相同的材料形 成。另外，以與LV-pM0S142的溝道區(qū)域相對(duì)的方式，夾著LV-pMOS柵極絕緣膜155形成有 LV-pMOS柵極電極156。在LV-pMOS柵極電極156的表面，形成有硅化物154。另外，LV-p型 源極區(qū)域152和LV-p型漏極區(qū)域153形成為相對(duì)于LV-pMOS柵極電極156自匹配。LV-pMOS 柵極電極156的兩側(cè)面被由氮化硅等絕緣材料構(gòu)成的側(cè)壁157覆蓋。
[0177] 另外，在LV-p型源極/漏極區(qū)域152U53的內(nèi)方區(qū)域，以分別相對(duì)于側(cè)壁157自 匹配的方式，形成有LV-p型源極接觸區(qū)域148和LV-p型漏極接觸區(qū)域159。另外，在LV-p 型源極/漏極接觸區(qū)域158、159的表面，分別形成有硅化物。
[0178] 另外，以覆蓋上述的存儲(chǔ)單元區(qū)域53和CMOS區(qū)域54的方式，在半導(dǎo)體襯底52上 疊層有層間絕緣膜160。層間絕緣膜160例如由氧化硅等絕緣材料構(gòu)成。
[0179] 在層間絕緣膜160上，形成有由鋁等導(dǎo)電材料構(gòu)成的多個(gè)配線161。多個(gè)配線161 經(jīng)由貫穿層間絕緣膜160的接觸塞（contact plug) 163,分別與η型源極區(qū)域73、n型漏極區(qū) 域74、HV-n型源極接觸區(qū)域97、HV-n型漏極接觸區(qū)域98、HV-p型源極接觸區(qū)域108、HV-p 型漏極接觸區(qū)域l〇9、MV-n型源極接觸區(qū)域130、MV-n型漏極接觸區(qū)域83、MV-p型源極接觸 區(qū)域138、MV-p型漏極接觸區(qū)域139、LV-n型源極接觸區(qū)域150、LV-n型漏極接觸區(qū)域84、 LV-p型源極接觸區(qū)域158、LV-p型漏極接觸區(qū)域159連接。
[0180] 另外，在層間絕緣膜160上，以包覆各個(gè)配線161的方式，形成有由氮化硅等絕緣 材料構(gòu)成的表面保護(hù)膜168。
[0181] 對(duì)非易失性存儲(chǔ)單元70的信息的寫入、擦除和讀取的個(gè)動(dòng)作能夠以如下所述那 樣進(jìn)行。
[0182] 對(duì)浮置柵76的電子的注入例如在將η型源極區(qū)域73設(shè)為接地電位的狀態(tài)下，對(duì) 控制柵77和η型漏極區(qū)域74施加正電壓時(shí)，電子從η型源極區(qū)域73通過(guò)經(jīng)由隧道氧化膜 87實(shí)現(xiàn)的FN隧道效應(yīng)，被注入到浮置柵76。
[0183] 電子從浮置柵76的抽取例如在將η型漏極區(qū)域74開(kāi)路的狀態(tài)下，對(duì)控制柵7施 加負(fù)電壓，對(duì)η型源極區(qū)域73施加正電壓時(shí)，電子從浮置柵76通過(guò)經(jīng)由隧道氧化膜87實(shí) 現(xiàn)的FN隧道效應(yīng)抽取到η型源極區(qū)域73。
[0184] 當(dāng)電子被注入到浮置柵76時(shí)，在該浮置柵76帶電的狀態(tài)下，為了導(dǎo)通非易失性存 儲(chǔ)單元70而要施加到控制柵77的閾值電壓升高。于是，有待施加于控制柵77的讀取電壓 設(shè)定為：在浮置柵76為非帶電狀態(tài)（電子被抽取的狀態(tài)）時(shí)，η型源極區(qū)域73 - η型漏極 區(qū)域74間保持在切斷狀態(tài)、且在浮置柵76為帶電狀態(tài)（電子被注入的狀態(tài)）時(shí)，能夠使η 型源極區(qū)域73 - η型漏極區(qū)域74間導(dǎo)通的值。此時(shí)，通過(guò)調(diào)查電流是否流過(guò)源極側(cè)，能夠 區(qū)別電子是否被注入到浮置柵76。這樣，能夠進(jìn)行對(duì)非易失性存儲(chǔ)單元70的信息的寫入、 擦除和讀取。
[0185] 接下來(lái)，參照?qǐng)D29Α、29Β?圖72Α、72Β，對(duì)半導(dǎo)體器件1的制造工序進(jìn)行說(shuō)明。
[0186] 圖29Α、29Β?圖72Α、72Β是用于按工序順序說(shuō)明半導(dǎo)體器件51的制造方法的一 部分的截面圖。在圖29Α、29Β?圖72Α、72Β中，如圖29Α、29Β、圖31Α、31Β、圖33Α、33Β那樣， 奇數(shù)序號(hào)的附圖表示存儲(chǔ)單元區(qū)域53的工序，如圖30A、30B、圖32A、32B、圖34A、34B那樣， 偶數(shù)序號(hào)的附圖表示CMOS區(qū)域54的工序。
[0187] 為了制造半導(dǎo)體器件51，如圖29A、29B和圖30A、30B所示，例如利用熱氧化法，在 半導(dǎo)體襯底52的表面形成墊氧化膜164,然后，例如利用CVD法，在墊氧化膜164上，形成硬 掩模170。墊氧化膜164的厚度例如為125A左右。另外，硬掩模17〇例如由厚度為800A 左右的氮化硅膜形成。
[0188] 接下來(lái)，如圖31A、31B和圖32A、32B所示，為了在有待形成溝槽60的區(qū)域選擇性 地形成開(kāi)口，對(duì)硬掩模170和墊氧化膜164選擇性地進(jìn)行蝕刻。而且，經(jīng)由該開(kāi)口向半導(dǎo)體 襯底52供給蝕刻氣體。蝕刻氣體從該開(kāi)口向半導(dǎo)體襯底52的深度方向前進(jìn)，在存儲(chǔ)單元 區(qū)域53和CMOS區(qū)域54同時(shí)形成截面視圖為錐狀的溝槽60。
[0189] 接下來(lái)，如圖33A、33B和圖34A、34B所示，在殘留有硬掩模170的狀態(tài)下，半導(dǎo)體 襯底52被熱氧化。熱氧化例如在注入有氧氣等的氣氛中在700°C?1200°C的溫度下進(jìn)行。 通過(guò)該熱氧化，在露出半導(dǎo)體襯底52的溝槽60的側(cè)面和底面的整個(gè)面，形成具有大致均勻 的厚度的襯氧化膜61。
[0190] 接下來(lái)，進(jìn)行利用第一材料層62的材料的溝槽60的回填工序。作為第一材料層 62的材料，能夠采用多晶硅、氮化硅或TE0S。下面，對(duì)使多晶硅沉積的情況進(jìn)行說(shuō)明。
[0191] 多晶娃的沉積，例如利用 LP-CVD (Low Pressure-Chemical Vapor Deposition :減 壓CVD)法進(jìn)行。LP-CVD法在10Pa?50Pa(帕）左右的壓力下，在600°C?900°C的溫度 下進(jìn)行。由此，用多晶硅回填溝槽60和硬掩模170的開(kāi)口，進(jìn)而用多晶硅完全覆蓋硬掩模 170。由此，形成第一材料層62。
[0192] 接下來(lái)，如圖 35A、35B 和圖 36A、36B 所示，利用 CMP (Chemical Mechanical Polishing :化學(xué)機(jī)械研磨）法除去第一材料層62的不需要的部分（溝槽60和硬掩模170 的開(kāi)口外的部分）。CMP持續(xù)到硬掩模170的表面與第一材料層62的表面（研磨面）成為 一面為止。由此，以填滿溝槽60和硬掩模170的開(kāi)口的方式填充第一材料層62。
[0193] 接下來(lái)，如圖37A、37B和圖38A、38B所示，對(duì)第一材料層62進(jìn)行蝕刻，直至第一材 料層62的上表面比半導(dǎo)體襯底52的表面低的位置（深度）。蝕刻例如利用RIE (Reactive Ion Etching :反應(yīng)性離子蝕刻）法等干法蝕刻進(jìn)行。
[0194] 此時(shí)，第一材料層62優(yōu)選形成為，被第一材料層62的上表面和比該上表面靠上側(cè) 的溝槽60的側(cè)面劃定的部分的縱橫比為4以下。另外，省略圖35A、35B和圖36A、36B中說(shuō) 明的利用CMP法的多晶硅的研磨工序，僅通過(guò)利用RIE法的蝕刻處理工序，也能夠形成同樣 的第一材料層62。
[0195] 接下來(lái)，如圖39A、39B和圖40A、40B所示，進(jìn)行利用第二材料層63的材料的溝槽 60的回填工序。具體而言，氧化硅回填到隔著襯氧化膜61形成有第一材料層62的溝槽60， 使其沉積直至完全覆蓋硬掩模170為止。氧化硅的沉積例如利用HDP-CVD(High-Density Plasma Chemical Vapor Deposition :高密度等離子體 CVD)法或 P-CVD (Plasma-Enhanced Chemical Vapor Deposition :等離子體CVD)法進(jìn)行。優(yōu)選為HDP-CVD法。由此，形成第二 材料層63。
[0196] 接下來(lái)，如圖41A、41B和圖42A、42B所示，利用CMP法除去第二材料層63的不需 要的部分（溝槽60和硬掩模170的開(kāi)口外的部分）。CMP持續(xù)到硬掩模170的表面與第二 材料層63的表面（研磨面）成為一面為止。由此，以填滿溝槽60和硬掩模170的開(kāi)口的 方式填充第二材料層63。這樣，形成包括第一材料層62和第二材料層63的填充膜65。
[0197] 接下來(lái)，如圖43A、43B和圖44A、44B所示，在存儲(chǔ)單元區(qū)域53中，通過(guò)蝕刻等，從 墊氧化膜164上完全除去硬掩模170。接下來(lái)在HV-CM0S區(qū)域90和MV-CM0S區(qū)域120中， 在有待形成深η型阱82的區(qū)域，將抗蝕劑膜或氧化硅膜等作為掩模（未圖示）使用，選擇性 地注入η型雜質(zhì)離子。例如，作為η型雜質(zhì)離子，使用砷（As+)離子或磷（Ρ+)離子。由此， 形成深η型阱82。
[0198] 接下來(lái)，在HV-CM0S區(qū)域90和LV-CM0S區(qū)域140中，分別在有待形成η型基極區(qū) 域104和深η型阱190的區(qū)域，將抗蝕劑膜或氧化硅膜等作為掩模（未圖示）使用，選擇性 地注入η型雜質(zhì)離子。例如作為η型雜質(zhì)離子，使用砷（As+)離子或磷（Ρ+)離子。由此，同 時(shí)形成η型基極區(qū)域104和深η型阱190。
[0199] 接下來(lái)，在HV-CM0S區(qū)域90中，在有待形成ρ型基極區(qū)域93的區(qū)域，將抗蝕劑膜 或氧化硅膜等作為掩模（未圖示）使用，選擇性地注入Ρ型雜質(zhì)離子。例如作為Ρ型雜質(zhì) 離子，使用硼（Β+)離子。由此，形成ρ型基極區(qū)域93。
[0200] 接下來(lái)，如圖45Α、45Β和圖46Α、46Β所示，例如利用CVD法，在半導(dǎo)體襯底52的表 面全域（整個(gè)區(qū)域），形成硬掩模172。硬掩模172例如由厚度為300Α左右的氮化硅膜形 成。形成硬掩模172后，在硬掩模172的表面形成氧化膜173。氧化膜173例如能夠利用熱 氧化法，通過(guò)氧化由氮化硅構(gòu)成的硬掩模172的表面而形成。另外，氧化膜173也可以利用 CVD法形成。
[0201] 接下來(lái)，如圖47Α、47Β和圖48Α、48Β所示，例如利用蝕刻，選擇性地除去位于存儲(chǔ) 單元區(qū)域53和HV-CM0S區(qū)域90上的氧化膜173、硬掩模172和墊氧化膜164。由此，在存 儲(chǔ)單元區(qū)域53和HV-CM0S區(qū)域90中，半導(dǎo)體襯底52的表面露出。
[0202] 接下來(lái)，如圖49Α、49Β和圖50Α、50Β所示，在MV-CM0S區(qū)域120和LV-CM0S區(qū)域140 被硬掩模172覆蓋的狀態(tài)下，使半導(dǎo)體襯底52熱氧化。由此，在未被硬掩模172覆蓋的存 儲(chǔ)單元區(qū)域53和HV-CM0S區(qū)域90的半導(dǎo)體襯底52的表面，形成隧道氧化膜87。接下來(lái)， 在半導(dǎo)體襯底52上，使添加有雜質(zhì)離子（例如磷（Ρ+)離子）的多晶硅膜165沉積。多晶 硅膜165的厚度例如為700人。
[0203] 接下來(lái)，如圖51Α、51Β和圖52Α、52Β所示，在存儲(chǔ)單元區(qū)域53中，選擇性地除去元 件分離部55上的多晶硅膜165。由此，形成與第二材料層63重疊的浮置柵76。
[0204] 接下來(lái)，如圖53Α、53Β和圖54Α、54Β所示，在半導(dǎo)體襯底52上，通過(guò)依次疊層氧化 硅膜、氮化硅膜和氧化硅膜，形成三層結(jié)構(gòu)的0Ν0膜86。接下來(lái)，在0Ν0膜86上，形成保護(hù) 膜176。該保護(hù)膜176例如由氮化硅構(gòu)成，其形成得比覆蓋MV-CM0S區(qū)域120和LV-CM0S區(qū) 域140的硬掩模172薄。例如，保護(hù)膜176的膜厚為100Α左右。
[0205] 接下來(lái)，進(jìn)行CMOS區(qū)域54的熱氧化工序。具體而言，依次進(jìn)行HV-CM0S區(qū)域90、 MV-CM0S區(qū)域120和LV-CM0S區(qū)域140的熱氧化。
[0206] 首先，進(jìn)行HV-CM0S區(qū)域90用的柵極氧化。如圖55A、55B和圖56A、56B所示，選擇 性地除去覆蓋HV-CM0S區(qū)域90的保護(hù)膜176、0N0膜86和多晶硅膜165。此時(shí)，在MV-CM0S 區(qū)域120和LV-CM0S區(qū)域140中，硬掩模172上的保護(hù)膜176、0N0膜86和多晶硅膜165也 被除去。接下來(lái)，通過(guò)除去HV-CMOS區(qū)域90的隧道氧化膜87,在HV-CMOS區(qū)域90中，半導(dǎo) 體襯底52的表面露出。除去隧道氧化膜87時(shí)，硬掩模172上的氧化膜173被除去。
[0207] 接下來(lái)，如圖57A、57B和圖58A、58B所示，在MV-CM0S區(qū)域120和LV-CM0S區(qū)域140 殘留有硬掩模172的狀態(tài)下，使半導(dǎo)體襯底52熱氧化。該熱氧化例如在900°C?1000°C 下進(jìn)行10分鐘?30分鐘。由此，在未被硬掩模172、多晶硅膜165和0N0膜86等覆蓋的 HV-CM0S區(qū)域90,同時(shí)形成HV-nMOS柵極絕緣膜101和HV-pMOS柵極絕緣膜112。此時(shí)，硬 掩模172和保護(hù)膜176也從表面?zhèn)缺谎趸?，在各自的表面部形成氧化硅部分。另外，在本?shí) 施方式中，保護(hù)膜176的厚度為丨00A左右，但是只要是在HV-CM0S區(qū)域90的熱氧化后，氮 化硅的部分殘留在保護(hù)膜176的下部的結(jié)構(gòu)（S卩，只要保護(hù)膜176被完全氧化，不受表面的 氧化硅部分影響），則也可以更薄。
[0208] 接下來(lái)，對(duì)半導(dǎo)體襯底52上供給氟酸（HF)，選擇性地除去硬掩模172和保護(hù)膜 176的表面的氧化硅部分后，通過(guò)供給磷酸（Η 3Ρ04)，同時(shí)除去覆蓋MV-CM0S區(qū)域120和 LV-CM0S區(qū)域140的硬掩模172和保護(hù)膜176。此時(shí)，保護(hù)膜176形成得比硬掩模172薄， 因此保護(hù)膜176的除去所需的蝕刻時(shí)間可以比硬掩模172的蝕刻時(shí)間短。因此，在硬掩模 172除去完成時(shí)，能夠可靠地結(jié)束保護(hù)膜176的除去。由此，能夠防止在0N0膜86上殘留保 護(hù)膜176。
[0209] 接下來(lái)，進(jìn)行MV-CM0S區(qū)域120用的柵極氧化。具體而言，如圖59Α、59Β和圖60Α、 60Β所示，從通過(guò)除去硬掩模172露出的MV-CM0S區(qū)域120和LV-CM0S區(qū)域140,選擇性地 除去氧化膜164。然后，使在MV-CM0S區(qū)域120和LV-CM0S區(qū)域140中露出的半導(dǎo)體襯底 52的表面熱氧化。該熱氧化在比HV-CM0S區(qū)域90用的柵極氧化低的溫度下進(jìn)行，例如在 850°C?950°C下進(jìn)行5分鐘?10分鐘。由此，在MV-CM0S區(qū)域120,同時(shí)形成MV-nM0S柵極 絕緣膜127和MV-pM0S柵極絕緣膜135。然后，利用該熱氧化，選擇性地除去形成于LV-CM0S 區(qū)域140的絕緣膜166。
[0210] 接下來(lái)，進(jìn)行LV-CM0S區(qū)域140用的柵極氧化。如圖61A、61B和圖62A、62B所示， 使在剩余的LV-CM0S區(qū)域140中露出的半導(dǎo)體襯底52表面熱氧化，由此，在LV-CM0S區(qū)域 140,同時(shí)形成LV-nM0S柵極絕緣膜147和LV-pM0S柵極絕緣膜155。該熱氧化在比MV-CM0S 區(qū)域120用的柵極氧化更低的溫度下進(jìn)行，例如在700°C?800°C下進(jìn)行5分鐘?10分鐘。
[0211] 接下來(lái)，如圖63A、63B和圖64A、64B所示，在有待形成MV-n型阱131和LV-n型阱 151的區(qū)域，選擇性地注入η型雜質(zhì)離子。由此，同時(shí)形成MV-n型阱131和LV-n型阱151。
[0212] 接下來(lái)，在有待形成MV-p型阱123和LV-p型阱143的區(qū)域，選擇性地注入p型雜 質(zhì)離子。由此，同時(shí)形成MV-p型阱123和LV-p型阱143。
[0213] 接下來(lái)，在半導(dǎo)體襯底52上，使添加有雜質(zhì)離子（例如磷（P+)離子）的多晶硅膜 167沉積。多晶硅膜167的厚度例如為210nm左右。
[0214] 接著，如圖65A、65B和圖66A、66B所示，選擇性地對(duì)該多晶硅膜167進(jìn)行蝕刻。由 此，同時(shí)形成控制柵77、HV-nM0S柵極電極102、HV-pM0S柵極電極113、MV-nM0S柵極電極 128、MV-pM0S柵極電極136、LV-nM0S柵極電極148和LV-pM0S柵極電極156。即，利用控制 柵77的材料，形成CMOS區(qū)域4的柵極電極102、113、128、136、148、156。
[0215] 然后，選擇性地除去隧道氧化膜87、HV-nM0S柵極絕緣膜101、HV-pM0S柵極絕緣膜 112、]\^-11]\?)3柵極絕緣膜127、]\^-?]\?)3柵極絕緣膜135、1^-11]\?)3柵極絕緣膜147和1^-?]\?)3 柵極絕緣膜155中的、除了位于上述柵極電極77(76)、102、113、128、136、148、156的正下方 的部分以外的部分。
[0216] 接下來(lái)，如圖67A、67B和圖68A、68B所示，通過(guò)向半導(dǎo)體襯底52選擇性地注入離 子，形成η型源極低濃度層79、η型漏極低濃度層80、HV-n型漂移區(qū)域100、HV-p型漂移區(qū) 域111、MV-n型源極區(qū)域124、MV-n型漏極區(qū)域125、MV-p型源極區(qū)域132、MV-p型漏極區(qū) 域133、LV-n型源極區(qū)域144、LV-n型漏極區(qū)域145、LV-p型源極區(qū)域152、和LV-p型漏極 區(qū)域153。
[0217] 接下來(lái)，如圖69A、69B和圖70A、70B所示，分別在浮置柵76和控制柵77的側(cè)面、 以及CMOS區(qū)域54的柵極電極102、113、128、136、148、156的側(cè)面，同時(shí)形成側(cè)壁78、103、 114、129、137、149、157。側(cè)壁 78、103、114、129、137、149、157 例如利用 CVD 法，在半導(dǎo)體襯 底52的整個(gè)面形成氮化硅膜等的絕緣膜后，通過(guò)干法蝕刻對(duì)該絕緣膜進(jìn)行蝕刻而形成。
[0218] 接下來(lái)，如圖71A、71B和圖72A、72B所示，通過(guò)向半導(dǎo)體襯底52選擇性地注入離 子，形成η型源極區(qū)域73、n型漏極區(qū)域74、HV-n型源極區(qū)域94、HV-n型漏極區(qū)域95、HV-n 型源極接觸區(qū)域97、HV-n型漏極接觸區(qū)域98、HV-p型源極區(qū)域105、HV-p型漏極區(qū)域106、 HV-p型源極接觸區(qū)域108、HV-p型漏極接觸區(qū)域109、MV-n型源極接觸區(qū)域130、MV-n型漏 極接觸區(qū)域83、MV-p型源極接觸區(qū)域138、MV-p型漏極接觸區(qū)域139、LV-n型源極接觸區(qū) 域150、LV-n型漏極接觸區(qū)域84、LV-p型源極接觸區(qū)域158、LV-p型漏極接觸區(qū)域159。
[0219] 接下來(lái)，分別在控制柵77、HV-nM0S柵極電極102、HV-pM0S柵極電極113、MV-nM0S 柵極電極128、MV-pM0S柵極電極136、LV-nM0S柵極電極148和LV-pMOS柵極電極156、n型 源極區(qū)域73、η型漏極區(qū)域74、HV-n型源極接觸區(qū)域97、HV-n型漏極接觸區(qū)域98、HV-p型 源極接觸區(qū)域108、HV-p型漏極接觸區(qū)域109、MV-n型源極接觸區(qū)域130、MV-n型漏極接觸 區(qū)域83、MV-p型源極接觸區(qū)域138、MV-p型漏極接觸區(qū)域139、LV-n型源極接觸區(qū)域150、 LV-n型漏極接觸區(qū)域84、LV-p型源極接觸區(qū)域158和LV-p型漏極接觸區(qū)域159的表面， 形成娃化物（silicide)。
[0220] 然后，如圖27A、27B和圖28A、28B所示，形成層間絕緣膜160后，形成各種接觸塞 163和配線161。接下來(lái)，以包覆存儲(chǔ)單元區(qū)域53和CMOS區(qū)域54中的層間絕緣膜160和 各配線161的方式，形成有氮化硅等絕緣材料構(gòu)成的表面保護(hù)膜168,在表面保護(hù)膜168形 成使各電極作為引線鍵合用的墊露出的開(kāi)口（未圖示）。
[0221] 經(jīng)過(guò)以上的工序，能夠得到具有如圖26A、26B?圖28A、28B所示的存儲(chǔ)單元區(qū)域 53和CMOS區(qū)域54的半導(dǎo)體器件51。另外，層間絕緣膜160也可以疊層有多層。
[0222] 如上所述，在該第二參考例中，在形成于半導(dǎo)體襯底52的溝槽60中，直至其深度 方向中途部，填充有第一材料層62。因此，有待填充第二材料層63的溝槽60的縱橫比能夠 設(shè)定為比填充第一材料層62時(shí)的溝槽60的縱橫比低。
[0223] S卩，無(wú)論形成有何種縱橫比的溝槽60,均能夠利用第一材料層62調(diào)整填充第二材 料層63時(shí)的溝槽60的縱橫比。
[0224] 另外，能夠調(diào)整被第一材料層62的上表面和比該上表面靠上側(cè)的所述溝槽60的 側(cè)面劃定的部分的縱橫比，因此能夠在能夠有效地抑制空洞型缺陷的發(fā)生的范圍內(nèi)填充第 二材料層63。其結(jié)果是，能夠有效地抑制該空洞型缺陷所導(dǎo)致的元件分離部55的漏電流的 產(chǎn)生。
[0225] 另外，能夠抑制元件分離部55的漏電流的產(chǎn)生，因此能夠在存儲(chǔ)單元區(qū)域53以及 HV-CM0S區(qū)域90、MV-CM0S區(qū)域120和LV-CM0S區(qū)域140的各個(gè)區(qū)域，形成可靠性高的半導(dǎo) 體元件區(qū)域。
[0226] 以上，對(duì)本發(fā)明的第一參考例和第二參考例進(jìn)行了說(shuō)明，但是該參考例也能夠以 其他的方式實(shí)施。
[0227] 例如，也可以采用反轉(zhuǎn)了半導(dǎo)體器件51、201的各半導(dǎo)體部分的導(dǎo)電型的結(jié)構(gòu)。例 如，在半導(dǎo)體器件51、201中也可以是，p型部分為η型，η型的部分為p型。因此，構(gòu)成存儲(chǔ) 單元53、2的M0SFET如上所述既可以是ρ型M0SFET，也可以是η型M0SFET。
[0228] 另外，以由兩層結(jié)構(gòu)構(gòu)成的填充膜65、34為一例進(jìn)行了說(shuō)明，但是只要是互不相 同的材料層的疊層結(jié)構(gòu)，填充膜65、34例如也可以是三層、四層及其以上的多層結(jié)構(gòu)。例 如，也可以采用依次疊層有多晶硅層、氮化硅（SiN)層和氧化硅（Si0 2)層的三層結(jié)構(gòu)。
[0229] 另外，在存儲(chǔ)單元53、2和CMOS區(qū)域54的周圍，也可以設(shè)定有形成有電荷泵、齊納 二極管、MIS晶體管等各種元件的周邊電路區(qū)域。
[0230] 另外，根據(jù)第一參考例和第二參考例的內(nèi)容，除權(quán)利要求書(shū)中所記載的發(fā)明外，還 能夠抽取如下所述的特征。
[0231] (第1方面）
[0232] -種半導(dǎo)體器件，其包括：
[0233] 選擇性地具有半導(dǎo)體元件的半導(dǎo)體襯底；和
[0234] 形成于上述半導(dǎo)體襯底且在上述半導(dǎo)體元件用的區(qū)域劃分出有源區(qū)域的元件分 尚部，
[0235] 上述元件分離部包括：形成于上述半導(dǎo)體襯底的溝槽；隔著絕緣膜填充至上述溝 槽的深度方向中途部的第一材料層；和填充于上述溝槽的上述第一材料層之上的部分的、 與上述第一材料層不同的第二材料層。
[0236] 根據(jù)該結(jié)構(gòu)，在形成于半導(dǎo)體基板的溝槽內(nèi)填充第一材料層，直至達(dá)到其深度方 向中途部。因此，有待填充第二材料層的溝槽的縱橫比能夠被設(shè)定為比填充第一材料層時(shí) 的溝槽的縱橫比低。即，無(wú)論形成有何種縱橫比的溝槽，均能夠利用第一材料層調(diào)整填充第 二材料層時(shí)的溝槽的縱橫比。
[0237] 由此，能夠抑制在元件分離部中產(chǎn)生空洞型缺陷，并且能夠?qū)⒌谝徊牧蠈雍偷诙?材料層填充溝槽而形成元件分離部。其結(jié)構(gòu)是能夠有效地抑制該空洞型缺陷所導(dǎo)致的元件 分離部的漏電流的產(chǎn)生。
[0238] (第2方面）
[0239] 如第1方面所述的半導(dǎo)體器件，其中，被上述第一材料層的上表面和比該上表面 靠上側(cè)的上述溝槽的側(cè)面所劃定（界定）的部分的縱橫比為4以下。
[0240] 在該結(jié)構(gòu)中，通過(guò)調(diào)整被第一材料層的上表面和比該上表面靠上側(cè)的所述溝槽的 側(cè)面所劃定的部分的縱橫比，而能夠在能夠有效地抑制空洞型缺陷的發(fā)生的范圍內(nèi)填充第 二材料層。其結(jié)果是，能夠有效地抑制該空洞型缺陷所導(dǎo)致的元件分離部的漏電流的產(chǎn)生。
[0241] (第3方面）
[0242] 如第1方面或第2方面所述的半導(dǎo)體器件，其中，上述元件分離部包括 STI (Shallow Trench Isolation(淺溝槽隔離））結(jié)構(gòu)。
[0243] (第4方面）
[0244] 如第3方面所述的半導(dǎo)體器件，其中，上述溝槽的縱橫比為4以上。
[0245] (第5方面）
[0246] 如第3方面或第4方面所述的半導(dǎo)體器件，其中，上述溝槽的深度為50nm? 500nm〇
[0247] 在該結(jié)構(gòu)中，能夠利用第一材料層調(diào)整填充第二材料層時(shí)的溝槽的縱橫比，因此， 即使是在形成如第3?第5方面所示的由具有高縱橫比的溝槽溝槽的STI結(jié)構(gòu)的情況下， 也能夠良好地填充第二材料層。
[0248] (第6方面）
[0249] 如第1?第5方面中的任一方面所述的半導(dǎo)體器件，其中，上述溝槽形成為相其深 度方向去變窄的錐狀。
[0250] (第7方面）
[0251] 如第1?第6方面中的任一方面所述的半導(dǎo)體器件，其中，上述第一材料層由多晶 硅構(gòu)成，上述第二材料層由氧化硅構(gòu)成。
[0252] 在該結(jié)構(gòu)中，第一材料層使用填充性優(yōu)異的多晶硅，由此能夠?qū)⒌谝徊牧蠈恿己?地填充于溝槽。
[0253] (第8方面）
[0254] 如第1?第7方面中的任一方面所述的半導(dǎo)體器件，其中，上述半導(dǎo)體元件包括非 易失性存儲(chǔ)器。
[0255] (第9方面）
[0256] 如第1?第8方面中的任一項(xiàng)所述的半導(dǎo)體器件，其中，上述半導(dǎo)體元件包括CMOS 晶體管。
[0257] 在該結(jié)構(gòu)中，能夠有效地抑制元件分離部的漏電流的產(chǎn)生，因此如第8方面和第9 方面所示，能夠?qū)崿F(xiàn)具有可靠性高的半導(dǎo)體元件的半導(dǎo)體器件。
[0258] (第 10 方面）
[0259] -種半導(dǎo)體器件的制造方法，其包括：
[0260] 以在半導(dǎo)體襯底的半導(dǎo)體元件用的區(qū)域劃分出有源區(qū)域的方式，在上述半導(dǎo)體襯 底形成溝槽的工序；
[0261] 隔著絕緣膜填充第一材料層，直至達(dá)到上述溝槽的深度方向中途部為止的工序； 和
[0262] 在上述溝槽的上述第一材料層上的部分填充第二材料層的工序。
[0263] 根據(jù)該方法，能夠制造起到與第1方面的半導(dǎo)體器件中描述的效果同樣的效果的 半導(dǎo)體器件。
[0264] (第 11 方面）
[0265] 如第10方面所述的半導(dǎo)體器件的制造方法，其中，
[0266] 填充上述第一材料層的工序包括：以被上述第一材料層的上表面和比該上表面靠 上側(cè)的上述溝槽的側(cè)面劃定的部分的縱橫比為4以下的方式，在上述溝槽中填充上述第一 材料層的工序。
[0267] 根據(jù)該方法，能夠制造起到與第2方面的半導(dǎo)體器件中描述的效果同樣的效果的 半導(dǎo)體器件。
[0268] (第 12 方面）
[0269] 如第10或第11方面所述的半導(dǎo)體器件的制造方法，其中，
[0270] 填充上述第一材料層的工序包括：以填滿上述溝槽的方式，填充上述第一材料層 后，以該第一材料層的上表面比上述半導(dǎo)體襯底的表面低的方式，在上述溝槽的深度方向 對(duì)該第一材料層進(jìn)行蝕刻的工序。
[0271] 在該方法中，通過(guò)調(diào)節(jié)蝕刻的條件，能夠簡(jiǎn)單地控制有待填充第二材料層的部分 (被上述第一材料層的上表面和比該上表面靠上側(cè)的上述溝槽的側(cè)面劃定的部分）的縱橫 比。
[0272] (第 13 方面）
[0273] 如第10?第12方面中的任一方面所述的半導(dǎo)體器件的制造方法，其特征在于：
[0274] 形成上述第一材料層的工序包括：利用減壓CVD(Chemical Vapor Deposition :化 學(xué)氣相沉積）法填充多晶硅材料的工序。
[0275] (第 14 方面）
[0276] 如第10?第13方面中的任一方面所述的半導(dǎo)體器件的制造方法，其中，形成上述 第二材料層的工序包括：利用HDP (High Density Plasma :高密度等離子體）法填充氧化硅 的工序。
[0277] (第 15 方面）
[0278] 如第10?第14方面中的任一方面所述的半導(dǎo)體器件的制造方法，其中，上述半導(dǎo) 體器件的制造方法包括：在形成上述第一材料層之前，通過(guò)使上述溝槽的內(nèi)表面熱氧化而 形成上述絕緣膜的工序。
[0279] 〈第二實(shí)施方式〉
[0280] 圖73A、73B和圖74A、74B是本發(fā)明的第二實(shí)施方式的半導(dǎo)體器件301的截面圖。 圖73A與圖26A的切斷面線A1-A1對(duì)應(yīng)，圖73B與圖26A的切斷面線B1-B1對(duì)應(yīng)。圖74A 與圖26B的切斷面線A2-A2對(duì)應(yīng)，圖74B與圖26B的切斷面線B2-B2對(duì)應(yīng)。圖73A、73B和 圖74A、74B各圖中，對(duì)其與上述的圖27A、27B和圖28A、28B之間彼此對(duì)應(yīng)的元素標(biāo)注相同 的附圖標(biāo)記而表示。
[0281] 在半導(dǎo)體器件301中，各溝槽10的深度例如為0. 13 μ m?0. 16 μ m。由此，各溝槽 10的縱橫比（溝槽10的深度/溝槽10的寬度）為1. 30?1. 77。另外，溝槽10的寬度在 該第二實(shí)施方式中定義為溝槽10的開(kāi)口端的寬度。
[0282] 在該溝槽10,填充有填充絕緣膜302。填充絕緣膜302 -體地包括：由氧化硅 (Si02)構(gòu)成，收納于溝槽10內(nèi)的填充部303、和形成在溝槽10外，比半導(dǎo)體襯底52的表面 向上方突出的突出部304。
[0283] 突出部304在截面視圖中，形成為與半導(dǎo)體襯底52的表面垂直地突出的四邊形， 具有與半導(dǎo)體襯底52的表面平行的頂面（平坦面）和垂直的側(cè)面。另外，突出部304的 突出量例如以半導(dǎo)體襯底52的表面為基準(zhǔn)，為0. 09 μ m?0. 17 μ m。具備這種突出部304 的填充絕緣膜302的縱橫比（填充部303和突出部304的總計(jì)高度/溝槽10的寬度）為 2. 3 ?3. 67。
[0284] 因此，用溝槽10劃分的有源區(qū)域56被相鄰的突出部304夾著，成為與突出部304 的頂面和半導(dǎo)體襯底52的表面的高低差對(duì)應(yīng)的深度的凹處。在各凹處（有源區(qū)域56)，形 成有浮置柵76。浮置柵76以其表面與填充絕緣膜302的突出部304的側(cè)面緊貼的方式填 充于由凹處構(gòu)成的有源區(qū)域56,進(jìn)而比突出部304更向上方突出。浮置柵76的突出部分經(jīng) 加工使得其側(cè)面全域與突出部304的側(cè)面成為同一平面，以免與填充絕緣膜302的突出部 304重疊。
[0285] 接下來(lái)，參照?qǐng)D75A、75B?圖112AU12B，對(duì)半導(dǎo)體器件1的制造工序進(jìn)行說(shuō)明。
[0286] 圖75A、75B?圖112AU12B是用于按工序順序說(shuō)明半導(dǎo)體器件301的制造方法的 一部分的截面圖。在圖75A、75B?圖112A、112B中，如圖75A、75B、圖77A、77B、圖79A、79B 那樣，奇數(shù)序號(hào)的附圖表示存儲(chǔ)單元區(qū)域53的工序，如圖76A、76B、圖78A、78B、圖80A、80B 那樣，偶數(shù)序號(hào)的附圖表示CMOS區(qū)域54的工序。
[0287] 為了制造半導(dǎo)體器件301，如圖75A、75B和圖76A、76B所示，例如利用熱氧化法，在 半導(dǎo)體襯底52的表面形成墊氧化膜164,然后，例如利用CVD法，在墊氧化膜164上，形成硬 掩模170。墊氧化膜164的厚度例如為10nm左右。另外，硬掩模170例如由厚度為175nm 左右的氮化硅膜形成。此時(shí)，硬掩模170的厚度設(shè)定成，溝槽60和后述的開(kāi)口 305相加后 的空間的縱橫比為2. 3?3. 67。
[0288] 接下來(lái)，如圖77A、77B和圖78A、78B所示，為了在有待形成溝槽60的區(qū)域選擇性 地形成開(kāi)口 305,對(duì)硬掩模170和墊氧化膜164選擇性地進(jìn)行蝕刻。而且，經(jīng)由該開(kāi)口 305 向半導(dǎo)體襯底52供給蝕刻氣體。蝕刻氣體從該開(kāi)口 305向半導(dǎo)體襯底52的深度方向前進(jìn)， 在存儲(chǔ)單元區(qū)域53和CMOS區(qū)域54同時(shí)形成截面視圖為錐狀的溝槽60。
[0289] 接下來(lái)，如圖79A、79B以及圖80A、80B所示那樣，通過(guò)氧化硅306的沉積回填該溝 槽 60。氧化娃 306 的沉積例如通過(guò) P-CVD (Plasma-Enhanced Chemical Vapor Deposition : 等離子體 CVD)法、或 HDP-CVD (High-Density Plasma Chemical Vapor Deposition :高密度 等離子體CVD)法進(jìn)行。優(yōu)選采用HDP-CVD法。溝槽60和硬掩模170的開(kāi)口 305被氧化硅 306回填，進(jìn)而硬掩模170完全被氧化硅306覆蓋。
[0290] 接下來(lái)，如圖 81A、81B 和圖 82A、82B 所示，利用 CMP (Chemical Mechanical Polishing :化學(xué)機(jī)械研磨）法，將該氧化硅306的不需要的部分（溝槽60和硬掩模170的 開(kāi)口 305外的部分）研磨而除去。該研磨持續(xù)到硬掩模170的表面與填充氧化膜的表面 (掩模面）成為一面為止。由此，以填滿溝槽60和硬掩模170的開(kāi)口 305的方式填充填充 絕緣膜302。在該填充絕緣膜302中，被墊氧化膜164和硬掩模170夾著的部分成為突出 部304。另外，在本工序中，為了均勻且一致地向溝槽60內(nèi)填充氧化硅，例如也可以交替反 復(fù)進(jìn)行利用RIE (Reactive Ion Etching :反應(yīng)性離子蝕刻）法的薄膜化和利用P-CVD法或 HDP-CVD法的沉積，使氧化硅沉積。
[0291] 接下來(lái)，如圖83A、83B?圖88A、88B所示，進(jìn)行與圖43A、43B?圖48A、48B同樣的 工序。
[0292] 接下來(lái)，如圖89A、89B和圖90A和90B所示，在MV-CM0S區(qū)域120和LV-CM0S區(qū)域 140被硬掩模172覆蓋的狀態(tài)下，使半導(dǎo)體襯底52熱氧化。由此，在未被硬掩模172覆蓋的 存儲(chǔ)單元區(qū)域53和HV-CM0S區(qū)域90的半導(dǎo)體襯底52的表面，形成隧道氧化膜87。接下 來(lái)，在半導(dǎo)體襯底52上，使添加有雜質(zhì)離子（例如磷（P+)離子）的多晶硅膜165沉積。多 晶硅膜165以充滿由凹處構(gòu)成的有源區(qū)域56并且覆蓋填充絕緣膜302的方式形成。
[0293] 接下來(lái)，如圖91A、91B和圖92A、92B所示，從多晶硅膜165的表面露出的狀態(tài)，即 多晶硅膜165的表面未被任何膜覆蓋的狀態(tài)開(kāi)始，利用CMP法，將多晶硅膜165的不需要的 部分（覆蓋填充絕緣膜302的部分）研磨除去。該研磨持續(xù)到填充絕緣膜302的突出部 304的頂面與多晶硅165的表面（研磨面）成一面為止。由此，在由被突出部304包圍的凹 處構(gòu)成的有源區(qū)域56,填充浮置柵76。
[0294] 接下來(lái)，如圖93A、93B和圖94A、94B所示，通過(guò)以一致的厚度選擇性地從表面除去 填充絕緣膜302的突出部304,經(jīng)調(diào)節(jié)使突出部304變薄。突出部304的除去量例如設(shè)定 成，該處理后剩余的填充絕緣膜302的縱橫比為2. 3?3. 67。通過(guò)使突出部304變薄，由此 在相鄰的浮置柵76之間，形成與浮置柵76的頂面和突出部304的頂面的高低差對(duì)應(yīng)的深 度的凹處。接下來(lái)，在半導(dǎo)體襯底52上，通過(guò)依次疊層氧化硅膜、氮化硅膜和氧化硅膜，形 成三層結(jié)構(gòu)的0N0膜86。接下來(lái)，在0N0膜86上，形成保護(hù)膜176。該保護(hù)膜176例如由 氮化硅構(gòu)成，其形成得比覆蓋MV-CM0S區(qū)域120和LV-CM0S區(qū)域140的硬掩模172薄。例 如，保護(hù)膜176的膜厚為100Α左右。
[0295] 然后，如圖95A、95B?圖112A、112B所示，進(jìn)行與圖55A、55B?圖72A、72B同樣的 工序，由此得到如圖73A、73B和圖74A、74B所示的存儲(chǔ)單元區(qū)域53和CMOS區(qū)域54的半導(dǎo) 體器件301。
[0296] 根據(jù)以上的方法，如圖75A、75B和圖76A、76B所示，從未對(duì)該半導(dǎo)體襯底52實(shí)施 離子注入等任何的加工處理的狀態(tài)開(kāi)始，進(jìn)行形成溝槽60和填充絕緣膜302的工序。因此， 能夠防止，在形成由溝槽60和填充絕緣膜302溝槽的STI結(jié)構(gòu)前，半導(dǎo)體襯底52中產(chǎn)生微 小的缺陷。因此，能夠形成良好的STI結(jié)構(gòu)，因此能夠改善成品率。
[0297] 另外，如圖77A、77B和圖78A、78B所示，形成填充絕緣膜302用的溝槽60時(shí)，不使 電極材料介于硬掩模170與半導(dǎo)體襯底52之間，因此與使電極材料介于硬掩模170與半導(dǎo) 體襯底52之間的情況相比，能夠減小包含該硬掩模170的開(kāi)口 305在內(nèi)的溝槽60的縱橫 t匕。另外，如圖73A、73B所示，不需要使浮置柵76與填充絕緣膜302的突出部304重疊，因 此在設(shè)計(jì)溝槽60的寬度時(shí)，不必預(yù)料浮置柵76的重疊部分的寬度而加寬溝槽寬度。因此， 能夠?qū)喜?0進(jìn)行微細(xì)加工，而且還能夠提高填充絕緣膜302的填充性。其結(jié)果是，如本 第二實(shí)施方式所示，能夠形成縱橫比為2. 3?3. 67的填充絕緣膜302。
[0298] 另外，不使浮置柵76與填充絕緣膜302的突出部304重疊，其結(jié)果是，在浮置柵76 與填充絕緣膜302之間沒(méi)有形成臺(tái)階。其結(jié)果是，能夠有效地防止填充填充絕緣膜302時(shí) 產(chǎn)生弱點(diǎn)或空洞型缺陷（void)。
[0299] 另外，如圖91A、91B和圖92A、92B所示，通過(guò)從多晶硅膜165的表面未被任何膜覆 蓋的狀態(tài)起進(jìn)行研磨而形成由單一層構(gòu)成的浮置柵76,因此不必進(jìn)行多次的用于形成浮置 柵76的研磨工序。因此，不需要進(jìn)行研磨裝置間的移送，而且形成浮置柵76時(shí)的研磨條件 的設(shè)定也只需要進(jìn)行一次，因此能夠使制造工序變簡(jiǎn)單。另外，不需要進(jìn)行研磨裝置間的移 送，因此還能夠減少顆粒向半導(dǎo)體襯底52 (晶片）表面的附著。
[0300] 另外，如圖89A、89B?圖92A、92B所示，除去硬掩模170后，填充于該硬掩模170 曾所處的由凹處構(gòu)成的有源區(qū)域56的多晶硅膜165成為浮置柵76,因此，在圖75A、75B和 圖76A、76B的工序中僅通過(guò)調(diào)整硬掩模170的厚度，就能夠簡(jiǎn)單地調(diào)整浮置柵76的高度。
[0301] 另外，利用CVD法的多晶硅165的沉積工序只需要一個(gè)工序，因此在形成浮置柵76 時(shí)，不必將半導(dǎo)體襯底52多次地搬入CVD裝置或從中取出。因此，不必考慮多晶硅膜165 不必要地被氧化，不再需要進(jìn)行將半導(dǎo)體襯底52低溫地插入到CVD裝置等的特殊的準(zhǔn)備。 其結(jié)果是能夠減輕對(duì)CVD裝置的負(fù)擔(dān)。
[0302] 而且，利用上述方法制造的半導(dǎo)體器件301中，如圖73A、73B所示，浮置柵76由跨 η型源極區(qū)域73和η型漏極區(qū)域74的單一層構(gòu)成，因此能夠?qū)崿F(xiàn)小的單元尺寸。
[0303] 另外，如圖73Α、73Β所示，浮置柵76不與填充絕緣膜302的突出部304重疊，因此 能夠加寬隔著填充膜302相鄰的浮置柵76間的距離。由此，相鄰的浮置柵76間的寄生電 容能夠減小，因此能夠減小浮置柵76間的耦合的影響所致的閾值變動(dòng)。即，反而言之，若浮 置柵76與突出部304重疊，則會(huì)接近相鄰的浮置柵76,因此必然導(dǎo)致浮置柵76間的距離拉 近。因此，上述寄生電容有增加的趨勢(shì)。
[0304] 以上，對(duì)本發(fā)明的第二實(shí)施方式進(jìn)行了說(shuō)明，但本發(fā)明也可以以其他的方式實(shí)施。
[0305] 例如，在上述的第二實(shí)施方式中，也可以采用反轉(zhuǎn)了半導(dǎo)體器件301的各半導(dǎo)體 部分的導(dǎo)電型的結(jié)構(gòu)。例如，在半導(dǎo)體器件301中也可以是，ρ型部分為η型，η型的部分為 Ρ型。
【權(quán)利要求】
1. 一種半導(dǎo)體器件，其特征在于，包括： 半導(dǎo)體襯底； 將所述半導(dǎo)體襯底分離為多個(gè)有源區(qū)域的條狀的溝槽； 具有從所述半導(dǎo)體襯底突出的突出部且被填充于所述溝槽內(nèi)的填充膜； 第二導(dǎo)電型的源極區(qū)域和漏極區(qū)域，該第二導(dǎo)電型的源極區(qū)域和漏極區(qū)域是在所述有 源區(qū)域中沿所述溝槽的長(zhǎng)度方向相互隔開(kāi)間隔而形成的一對(duì)區(qū)域，在所述源極區(qū)域與漏極 區(qū)域之間的區(qū)域提供第一導(dǎo)電型的溝道區(qū)域；和 浮置柵，其由跨所述源極區(qū)域和所述漏極區(qū)域的單一層構(gòu)成，并且以與所述突出部不 重疊的方式超過(guò)所述突出部而突出，其中， 所述填充膜的縱橫比為2. 3?3. 67。
2. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，包括： 形成在所述半導(dǎo)體襯底的表面部的η型阱區(qū)域， 所述源極區(qū)域和所述漏極區(qū)域分別為形成在所述η型阱區(qū)域的ρ型源極區(qū)域和ρ型漏 極區(qū)域， 所述溝道區(qū)域是由所述η型阱區(qū)域的一部分構(gòu)成的η型溝道區(qū)域。
3. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于： 沿所述溝槽的寬度方向的所述浮置柵的第一寬度Α和沿所述溝槽的長(zhǎng)度方向的所述 浮置柵的第二寬度W2均為lOOnm以下。
4. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于： 所述浮置柵由多晶硅構(gòu)成。
5. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于： 所述突出部的突出量為〇. 09 μ m?0. 17 μ m。
6. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于： 所述填充膜為填充絕緣膜。
7. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還包括： 形成在所述溝槽的內(nèi)表面的絕緣膜， 所述填充膜包括： 隔著所述絕緣膜填充至所述溝槽的深度方向中途部的第一材料層；和 填充于所述溝槽的所述第一材料層之上的部分的、與所述第一材料層不同的第二材料 層。
8. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于： 所述溝槽的深度為〇. 13 μ m?0. 16 μ m。
9. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于： 所述溝槽的縱橫比為1. 30?1. 77。
10. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于： 所述溝槽形成為向其深度方向去寬度變窄的錐狀。
11. 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還包括： 形成在所述有源區(qū)域的半導(dǎo)體元件。
12. 如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于： 所述半導(dǎo)體元件包括CMOS晶體管。
13. -種半導(dǎo)體器件的制造方法，其特征在于，包括： 在半導(dǎo)體襯底上，與所述半導(dǎo)體襯底之間不隔著電極材料形成選擇性地具有條狀的多 個(gè)開(kāi)口的蝕刻掩模的工序； 經(jīng)由所述蝕刻掩模的開(kāi)口對(duì)所述半導(dǎo)體襯底進(jìn)行蝕刻，形成將所述半導(dǎo)體襯底分離為 多個(gè)有源區(qū)域的溝槽的工序； 以從所述溝槽的底部回填至所述蝕刻掩模的上表面的方式供給膜材料，將具有從所述 半導(dǎo)體襯底突出了所述蝕刻掩模的厚度的突出部的填充膜填充到所述溝槽的工序； 通過(guò)除去所述蝕刻掩模，使被所述突出部包圍的所述有源區(qū)域露出，將電極材料填充 至該有源區(qū)域，并使覆蓋剩余的所述填充膜的電極材料沉積的工序； 通過(guò)從所述電極材料露出的狀態(tài)起對(duì)所述電極材料進(jìn)行研磨，直至所述電極材料的最 上面成為與所述填充膜的突出部的頂面相同的高度為止，在所述有源區(qū)域形成由所述電極 材料構(gòu)成的浮置柵的工序； 通過(guò)選擇性地除去所述填充膜的所述突出部，在相鄰的所述浮置柵間形成凹處的工 序； 沿著所述溝槽的長(zhǎng)度方向選擇性地除去所述浮置柵，使由所述半導(dǎo)體襯底的一部分構(gòu) 成的一對(duì)第一區(qū)域和第二區(qū)域相互隔開(kāi)間隔露出，并在所述第一區(qū)域與所述第二區(qū)域之間 的區(qū)域形成第一導(dǎo)電型的溝道區(qū)域的工序；和 通過(guò)將第二導(dǎo)電型雜質(zhì)供給至所述第一區(qū)域和所述第二區(qū)域，在所述第一區(qū)域形成源 極區(qū)域，在所述第二區(qū)域形成漏極區(qū)域的工序。
14. 如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于： 在形成所述蝕刻掩模的工序中，對(duì)所述蝕刻掩模的厚度進(jìn)行設(shè)定，使形成所述填充膜 時(shí)的所述溝槽和所述開(kāi)口相加的空間的縱橫比為2. 3?3. 67。
15. 如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于： 在形成所述凹處的工序中，對(duì)所述突出部的除去量進(jìn)行設(shè)定，使所述填充膜的縱橫比 為 2. 3 ?3. 67。
16. 如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于，包括： 在所述電極材料的沉積前，通過(guò)供給η型雜質(zhì)，在所述有源區(qū)域形成η型阱區(qū)域的工 序， 所述溝道區(qū)域?yàn)橛伤靓切挖鍏^(qū)域的一部分構(gòu)成的η型溝道區(qū)域， 形成所述源極區(qū)域和所述漏極區(qū)域的工序包括：通過(guò)供給Ρ型雜質(zhì)，形成Ρ型源極區(qū)域 和Ρ型漏極區(qū)域的工序。
17. 如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于： 形成所述溝槽的工序包括：對(duì)所述溝槽的間距進(jìn)行設(shè)定，使相鄰的所述溝槽的第一寬 度Α為lOOnm以下的工序， 選擇性地除去所述浮置柵的工序包括：對(duì)所述浮置柵的間距進(jìn)行設(shè)定，使所述第一區(qū) 域與所述第二區(qū)域之間殘留的所述浮置柵沿所述溝槽的長(zhǎng)度方向的第二寬度W2為lOOnm 以下的工序。
18. 如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于： 形成所述浮置柵的工序包括：通過(guò)CMP法對(duì)所述電極材料進(jìn)行研磨的工序。
19. 如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于： 形成所述填充膜的工序包括：通過(guò)高密度等離子體CVD法供給絕緣材料的工序。
20. 如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于： 所述蝕刻掩模由氮化硅膜構(gòu)成。
【文檔編號(hào)】H01L29/423GK104218075SQ201410240551
【公開(kāi)日】2014年12月17日 申請(qǐng)日期:2014年5月30日 優(yōu)先權(quán)日:2013年5月30日
【發(fā)明者】巖本邦彥, 田中文悟, 三富士道彥 申請(qǐng)人:羅姆股份有限公司