專利名稱：同步電路和同步方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種同步電路和同步方法和技術(shù)，例如其可以被有效地用于要應(yīng)用到在半導(dǎo)體集成電路器件中提供的DLL(或PLL)電路的相位同步技術(shù)。
背景技術(shù)：
可以在粗調(diào)節(jié)和細調(diào)節(jié)之間連續(xù)改變的PLL電路的一個例子在日本未審查的專利申請No.特開平08(1996)-307254中公開。另外，包含一個合并電路的倍頻電路的例子在日本未審查的專利申請No.11(1999)-004145中公開。
日本未審查的專利申請No.特開平08(1996)-307254[專利文獻2]日本未審查的專利申請No.11(1999)-004145發(fā)明內(nèi)容由于根據(jù)相位比較脈沖的積分執(zhí)行粗調(diào)節(jié)和細調(diào)節(jié)，因此在專利文獻1中所述的技術(shù)具有在該相位大大偏離時循跡能力較差的問題。
在專利文獻2中所述的技術(shù)針對于對一個輸入波形加倍并且進一步針對于把該倍乘信號輸入到PLL電路。在該半導(dǎo)體集成電路器件中，工作頻率傾向于變得更高。因此，即使在使用要被安裝到該半導(dǎo)體集成電路器件上的DLL電路和PLL電路的同步電路的情況中，需要獲得保證更高的響應(yīng)特性并且包含更少的抖動的穩(wěn)定同步信號。但是，如專利文獻1所示，響應(yīng)特性(循跡能力)和穩(wěn)定性具有相反的關(guān)系。另外，當頻率變得更高時還存在一個問題，要被傳送的信號波形被變形，以及糾正相位比較變得不可能。
本發(fā)明的一個目的是提供一種同步電路和同步方法，其中響應(yīng)特性和穩(wěn)定性滿足一個簡化的結(jié)構(gòu)。本發(fā)明的另一個目的是提供一種同步電路和同步方法，以獲得對于到達更高頻率的頻率穩(wěn)定的同步信號。從本說明書的描述和附圖中，本發(fā)明的上述和其他目的和新特征將變得更加清楚。
下面將簡要地描述在本發(fā)明中公開的典型發(fā)明。除了要與參考脈沖同步的第一脈沖之外，由一個第一可變延遲電路形成相位比第一脈沖提前固定時間段的第二脈沖和相位比第一脈沖延遲固定時間段的第三脈沖，由第一相位比較電路把該第一脈沖與該參考脈沖相比較，由第二相位比較電路把該第二脈沖和第三脈沖與該參考脈沖相比較，通過由接收第一相位比較電路的比較輸出和第二相位比較電路的比較輸出的控制電壓產(chǎn)生電路對第二相位比較電路的比較輸出給予比第一相位比較電路的比較輸出更高的優(yōu)先級而形成一個控制電壓，并且在由該第二相位比較電路使得該參考脈沖的相位與第二脈沖或第三脈沖的相位相匹配之后，由該第一相位比較電路的比較輸出形成該控制電壓，以控制該第一可變延遲電路的延遲時間。本發(fā)明的其他典型實施例將在下文簡要描述。該參考脈沖被分頻電路分頻，由第一可變延遲電路形成要與該分頻脈沖相同步的第一脈沖，該分頻脈沖被與在該第一相位比較電路中的第一脈沖相比較，該參考脈沖被以與該分頻電路相同的分頻比率而分頻，對應(yīng)于該分頻比率的多相時鐘被形成在一個分頻/分配電路上，該多相時鐘分別被由該分頻/分配電路所形成的第二可變延遲電路所延遲并且形成在與該第一可變延遲電路相同的結(jié)構(gòu)中，該第一可變延遲電路和第二可變延遲電路的控制電壓由接收該第一相位比較電路的比較輸出的控制電壓產(chǎn)生電路所形成，以及通過把由于第二可變延遲電路所造成的多個延遲輸出傳送到一個波形整形電路而產(chǎn)生對應(yīng)于該參考脈沖的一個脈沖。


圖1為示出本發(fā)明的一個DLL電路的一個實施例的方框圖；圖2為示出在本發(fā)明中所用的可變延遲電路的一個實施例的電路圖；圖3為描述通過在本發(fā)明的DLL電路中的粗調(diào)節(jié)/細調(diào)節(jié)的同步操作的示意圖；圖4為描述通過本發(fā)明的DLL電路中的粗調(diào)節(jié)/細調(diào)節(jié)的同步操作的示意圖；圖5為用于描述本發(fā)明的DLL電路的工作特性圖；圖6為示出本發(fā)明的DLL電路的控制系統(tǒng)電路的一個實施例的電路圖；圖7為示出圖1的電荷泵和濾波器的一個實施例的電路圖；圖8為圖7的可變延遲控制電壓產(chǎn)生電路的電壓轉(zhuǎn)換特性；圖9(a)至9(d)為用于描述本發(fā)明的DLL電路的操作的波形圖；圖10(a)和10(b)為用于描述與本發(fā)明相關(guān)的可變延遲電路的所需工作范圍的示意圖；圖11(a)和11(b)為用于描述與本發(fā)明相關(guān)的圖10中的脈沖消失的測量的例子的示意圖；圖12為示出一個分頻器/分配器、可變延遲電路2和波形合并器的
具體實施例方式
圖1示出本發(fā)明的DLL(延遲鎖相環(huán))的一個實施例的方框圖。本實施例的DLL電路形成與一個外部時鐘輸入同步的外部時鐘輸出，并且由一個DLL部分和一個延遲外部時鐘輸入的延遲部分所構(gòu)成。在本實施例中，包含各種思想以在高達更高頻帶的頻率中實現(xiàn)高精度的相位控制操作和延遲操作。
在本實施例中，由在DLL部分中清楚地選擇的粗調(diào)節(jié)范圍和細調(diào)節(jié)范圍執(zhí)行相位控制。更加實際來說，在可變延遲電路級的前級中的延遲信號DL-1和在其后續(xù)電路級中的一個延遲信號DL+1被形成用于在該DLL部分的可變延遲電路1中的標準延遲信號DL。也就是說，在可變延遲電路1中，由多個電路級構(gòu)成一個單元可變延遲電路級，形成對該輸入脈沖延遲一個或多個周期的標準延遲信號DL，以及在該單元可變延遲電路級的在前電路級中的延遲信號為DL-1，而在一個后續(xù)電路級中的延遲信號為DL+1。
在本實施例的DLL電路中，盡管更加詳細地描述，但是信號頻率被一個分頻器降低，以在高達更高頻帶的頻率中實現(xiàn)高度精確的相位控制操作和延遲操作，并且該低頻信號被通過一個復(fù)制電路輸入到可變延遲電路1。該標準延遲信號DL、延遲信號DL-1、DL+1和來自在該可變延遲電路1上的分頻器的分頻輸出(到復(fù)制電路的輸入信號)被在該相位比較器中比較。該相位比較器產(chǎn)生對應(yīng)于標準延遲信號DL的比較結(jié)果UP/DN和對應(yīng)于延遲信號DL-1、DL+1的相位比較結(jié)果UP0/DN0。一個電荷泵和濾波器通過接收該相位比較結(jié)果并且形成一個延遲控制信號而控制可變延遲電路1的延遲時間。因此，該分頻器的輸出的相位與通過延遲該輸出所獲得的標準延遲信號DL的相位相匹配。相應(yīng)地，由一個或多個周期的延遲而輸出的輸入脈沖的相位與該標準延遲信號DL的相位相匹配。
通過一個輸入緩沖器輸入的脈沖被一個分頻/分配器所分頻，并且還被對應(yīng)于該分頻比地分配到多個信號，并且這些所分配的信號被與可變延遲電路1相同結(jié)構(gòu)的一個可變延遲電路2所延遲。該可變延遲電路2由一個單元可變延遲電路級所構(gòu)成，以形成可變延遲電路1的標準延遲信號DL。被可變延遲電路2所延遲的多個延遲信號由一個波形合并器所合并，并且被通過該輸入緩沖器轉(zhuǎn)換為與該原始輸入脈沖相同頻率的脈沖，并且最后通過一個輸出緩沖器作為一個外部時鐘而輸出。
該DLL電路的一個復(fù)制電路由與由輸出緩沖器、輸入緩沖器、分頻/分配器和波形合并器所構(gòu)成的一個波形分割/合并電路等等相同的電路所構(gòu)成，以監(jiān)控在這些電路元件中的信號的延遲。由于可變延遲電路1形成一個延遲控制信號，包括這種信號延遲，其與以相對于標準延遲信號DL延遲一個或多個周期而輸入的輸入脈沖的相位相匹配，該可變延遲電路2還被配置為提供與可變延遲電路1相同的延遲。結(jié)果，該外部時鐘輸出可以被作為與該外部時鐘輸入相同步的脈沖而輸出。
當該外部時鐘被輸入然后在一個半導(dǎo)體集成電路器件中功率放大之后作為外部時鐘而輸出時，在該輸入緩沖器和輸出緩沖器中的信號延遲被補償，并且通過利用本實施例的DLL電路可以形成與外部時鐘輸入同步的外部時鐘輸出。
在本實施例的DLL電路中，該信號DL、DL-1、DL+1由可變延遲電路1所形成，并且通過顯著地區(qū)分粗調(diào)節(jié)范圍和細調(diào)節(jié)范圍而執(zhí)行相位控制，為了在該輸入脈沖和DL之間的相位差超過在該相位比較器中的單元可變延遲電路級的一個電路級中的延遲時操作一個粗調(diào)節(jié)電路，并且當這種相位差在該單元可變延遲電路級的一個電路級的延遲內(nèi)時執(zhí)行細調(diào)節(jié)。從而，通過把一個環(huán)路增益設(shè)置為分別對應(yīng)于這種粗調(diào)節(jié)范圍和細調(diào)節(jié)范圍的最佳數(shù)值可以獲得高速響應(yīng)特性和高穩(wěn)定性。
該可變延遲電路2通常被配置為與可變延遲電路1相同。在這種情況中，出現(xiàn)一個問題，即給予用于處理高頻信號的可變延遲電路1、2的控制電壓是不平衡的，從而該信號不能夠被發(fā)送。對于避免在可變延遲電路1中的波形消失，由于可變延遲電路2需要延遲該信號并且保持該輸入信號周期，因此容易產(chǎn)生波形消失。在本實施例中，通過對可變延遲電路2的較低操作周期產(chǎn)生一個多相信號，然后把該多相信號發(fā)送到可變延遲電路2。即，這種波形消失的問題可以通過用該波形合并器從多個信號恢復(fù)初始周期的信號而解決。
圖2示出在本發(fā)明中的可變延遲電路的一個實施例的電路圖。通過級聯(lián)P溝道MOSFET Q2和N溝道MOSFET Q4所構(gòu)成的CMOS反相器配置的多個可變延遲電路，實施例的可變延遲電路被形成為這樣的電路，其用于輸出在用于延遲信號DL-1的2n-1級、用于延遲信號DL的2n級以及用于延遲信號DL+1的2n+1級中的延遲電路的節(jié)點，其中該CMOS反相器通過用P溝道MOSFET Q1的柵極電壓VPG和N溝道MOSFET Q3的柵極電壓VNG而形成一個輸出信號OUT，然后接收一個輸入信號IN。在該電路的路徑中提供的門電路被用于復(fù)位該可變延遲電路的輸出信號，用于調(diào)節(jié)。
希望該MOSFET Q1和Q3提供并聯(lián)的P溝道MOSFET和N溝道MOSFET，其通過接收一個恒定電壓而允許恒定電流流過，以在控制電壓VPG和VNG的絕對值較低時允許信號發(fā)送。也就是說，由于提供這種恒流MOSFET，即使控制電壓VPG和VNG的絕對值較低從而MOSFET Q1和Q3截止，可以通過用該恒定電流操作該CMOS反相器并且用這種恒定電流設(shè)置在該單元延遲電路中的最大延遲時間而實現(xiàn)穩(wěn)定延遲操作。
圖3為描述在本發(fā)明的DLL電路中的粗調(diào)節(jié)和細調(diào)節(jié)的同步操作的示意圖。在該圖中，該輸入時鐘周期遠小于該可變延遲電路的延遲時間。也就是說，由于該可變延遲電路的延遲時間太大，因此采用粗調(diào)節(jié)同步操作，用于可變延遲電路1的第(2N-1)級的延遲信號DL-1和輸出脈沖之間的匹配。在該同步操作中，由于DLL的環(huán)路增益被設(shè)置為一個較大數(shù)值，因此該第(2N-1)級的延遲信號DL-1被快速地與輸入時鐘周期相匹配。
當通過粗調(diào)節(jié)完成同步操作時，該操作轉(zhuǎn)移到細調(diào)節(jié)同步操作。在該細調(diào)節(jié)同步操作中，由于DLL的環(huán)路增益被設(shè)置為一個較小數(shù)值，該第2N級的標準延遲信號DL被逐步地該輸入時鐘周期相匹配。盡管如上文所述以低速度執(zhí)行細調(diào)節(jié)同步操作，但是相位控制本身在對應(yīng)于在該可變延遲電路1的一個電路級中的延遲時間的短時間段內(nèi)執(zhí)行。相應(yīng)地，對于同步操作所需的時間變得更短。也就是說，通過在粗調(diào)節(jié)操作中在一個短時間段內(nèi)完成該同步操作，包括粗調(diào)節(jié)和細調(diào)節(jié)處理的總同步操作所需的時間可以被設(shè)置為一個極短的時間段。另外，穩(wěn)定同步操作的精度越高，換句話說，可以實現(xiàn)包含較少抖動量的同步操作，以通過細調(diào)節(jié)的同步操作最終實現(xiàn)與輸入時鐘的目標同步。
圖4為用于描述在本發(fā)明的DLL電路中的粗調(diào)節(jié)和細調(diào)節(jié)同步操作的示意圖。在該圖中，該輸入時鐘周期被設(shè)置為遠小于該可變延遲電路的延遲時間。也就是說，由于該可變延遲電路的延遲時間太小，則該粗調(diào)節(jié)同步操作可以被應(yīng)用于該可變延遲電路1的第2N+1級的延遲信號DL+1和輸入脈沖之間的匹配。在該同步操作中，由于DLL的環(huán)路增益被設(shè)置為一個較大數(shù)值，則該第2N+1級的延遲信號DL+1被快速地與該輸入時鐘周期相匹配。
當該粗調(diào)節(jié)同步操作完成時，該操作轉(zhuǎn)移到細調(diào)節(jié)同步操作。在該細調(diào)節(jié)操作中，由于DLL的環(huán)路增益被設(shè)置為一個較小數(shù)值，因此第2N級的標準延遲信號DL被逐步地與該輸入時鐘周期相同步。如上文所述，盡管以相當?shù)偷乃俣葓?zhí)行該細調(diào)節(jié)操作，由于其相位控制在對應(yīng)于該可變延遲電路1的一個電路級中的延遲時間的短時間段內(nèi)執(zhí)行，用于同步操作所需的時間變短，另外可以實現(xiàn)具有較小抖動量的穩(wěn)定同步操作。
圖5為用于描述本發(fā)明的DLL電路的工作特性圖。在該圖中，時間被繪制在該水平軸，而相位(頻率)被繪制在垂直軸上。本發(fā)明的DLL電路通過增加在該特性圖(a)中所示的粗調(diào)節(jié)范圍中的DLL的環(huán)路增益而快速地改變該相位(頻率)。在細調(diào)節(jié)區(qū)域中，該DLL的環(huán)路增益被降低，以逐步改變該相位(頻率)。從而，該相位可以在短時間段內(nèi)與該目標輸入時鐘同步。
同時，當DLL的環(huán)路增益被保持恒定時，如果該相位被控制，以通過把該DLL的環(huán)路增益設(shè)置為如特性圖(b)所示的較高數(shù)值而快速升高，則首先出現(xiàn)擺動過大，并且在繪制振動軌跡時收斂。因此，直到獲得同步所需的時間被延長到t2。盡管為示出，在此出現(xiàn)一個問題，即由于該輸入脈沖的微小相位偏移所導(dǎo)致的過量反應(yīng)導(dǎo)致產(chǎn)生抖動(相位擺動)的問題。另外，當嘗試通過把DLL的環(huán)路增益設(shè)置為由特性圖(d)所示的較小數(shù)值時，直到獲得同步所需的時間被進一步延長到t1。特性圖(c)是在設(shè)置最佳條件而沒有任何擺動過大的情況中所獲得的特性圖的一個例子。即使當設(shè)置這樣的最佳條件時，直到獲得同步所需的時間也被延長到t3。當在此考慮元件特性的波動等等時，實際上難以實現(xiàn)在該最佳條件下的同步操作，最終需要比時間t3更長的時間。
在本發(fā)明中，由于不需要考慮在粗調(diào)節(jié)范圍中的擺動過大，相反由于DLL的環(huán)路增益較小而開始細調(diào)節(jié)并且即使DLL的環(huán)路增益被設(shè)置為較大數(shù)值在實現(xiàn)該匹配之前自動切換該操作，從而該信號快速升高，通過從細調(diào)節(jié)實現(xiàn)逐步相位匹配(同步)的操作而沒有任何擺動過大，可以實現(xiàn)高速收斂。相應(yīng)地，可以獲得同時實現(xiàn)更大的靈敏度(高響應(yīng)特性)和更高穩(wěn)定性的DLL電路。
圖6示出本發(fā)明的DLL電路的一個控制系統(tǒng)電路的電路圖。VCD是形成要與如上文所述的輸入脈沖、一個前級的延遲信號DL-1、一個后級的延遲信號DL+1同步的標準延遲信號DL的可變延遲電路1。本實施例的控制系統(tǒng)電路由該DLL控制電路、粗調(diào)節(jié)相位比較器、細調(diào)節(jié)相位比較器、粗調(diào)節(jié)/細調(diào)節(jié)切換信號產(chǎn)生電路和DLL LOCK信號產(chǎn)生電路所構(gòu)成。
該實施例的DLL電路不被配置為總是由該相位比較器把該輸入脈沖與可變延遲電路VCD的延遲脈沖相比較，而是由在DLL控制電路中形成的控制信號在每四個輸入脈沖的周期中執(zhí)行一次相位比較操作。也就是說，在該DLL控制電路中，一個鎖存電路REG形成被分頻為1/4的脈沖，然后該分頻脈沖與輸入脈沖CK相合并。從而該設(shè)置脈沖RESET1、FFRES1、RESFF5被一次形成在該輸入脈沖CK的每四個周期中，并且也可以形成使得該相位比較操作有效的使能信號ENABLEB。
通過用該延遲信號DL-1置位已經(jīng)被由DLL控制電路所產(chǎn)生的復(fù)位脈沖FFRES1所復(fù)位之后的一個觸發(fā)器電路RSFF，用于粗調(diào)節(jié)的相位比較器在該延長太大的條件下形成該脈沖CDUPT，并且通過該脈沖DCUPT與輸入脈沖CK2X(輸入脈沖CK0的1/4分頻脈沖)的比較形成一個向上信號UP0。相反，通過用該延遲信號DL+1置位已經(jīng)被該復(fù)位脈沖FFRES1所復(fù)位的其他觸發(fā)器電路RSFF，在該延遲太小的條件下產(chǎn)生該脈沖CDDNT，然后該脈沖CDDNT與輸入脈沖CK2X(輸入脈沖CK0的1/4分頻脈沖)相比較。從而，形成該向下信號DN0。
利用上述結(jié)構(gòu)，當該延遲信號DL-1的相位相對于輸入脈沖CK0(CK2X)延遲時，用于粗調(diào)節(jié)的相位比較器形成該向上信號UP0，并且當該延遲信號DL+1的相位比輸入脈沖CK0(CK2X)提前時，還形成該向下信號DN0。在其他情況中，即當該標準延遲信號DL和輸入脈沖之間的相位差處于DL-1和DL+1的范圍內(nèi)時，不形成該信號UP0、DN0。
當形成向上信號UP0或向下信號DN0時，該粗調(diào)節(jié)/細調(diào)節(jié)切換信號產(chǎn)生電路的觸發(fā)器電路RSFF被置位。該觸發(fā)器電路RSFF被與鎖存器REG相比較，以通過一個門電路產(chǎn)生一個使能信號ENBLE。該信號ENBLE使得用于細調(diào)節(jié)的相位比較器的操作有效。
通過用延遲信號DL置位已經(jīng)由DLL控制電路所產(chǎn)生的復(fù)位脈沖FFRES1所復(fù)位的觸發(fā)器電路RSFF而形成比較脈沖DL0E和DL0F，并且還通過與輸入脈沖CK2X(輸入脈沖CK0的1/4分頻脈沖)相比較而形成向上信號UP和向下信號DN。該使能信號ENBLE被用于形成這些向上信號UP和向下信號DN。
在用于細調(diào)節(jié)的相位比較器中，該向上信號UP和向下信號DN不在輸入脈沖CK2X的相位與延遲信號DL的相位相匹配的鎖定條件下產(chǎn)生。該DLL LOCK信號產(chǎn)生電路用該觸發(fā)器電路RSFF檢測任何向上信號UP和向下信號DN不被產(chǎn)生，并且用來自粗調(diào)節(jié)/細調(diào)節(jié)切換信號產(chǎn)生電路的同步信號通過邏輯操作而產(chǎn)生鎖定檢測信號LOCK。盡管沒有特別的限制，該鎖定檢測信號LOCK被用于把該DLL電路處于鎖定狀態(tài)的情況通知其他電路。該DLL電路不需要DLL LOCK檢測信號產(chǎn)生電路作為基本電路，并且根據(jù)來自使用該DLL電路的電路的請求在需要時使用。
在本實施例中，通過用于粗調(diào)節(jié)的相位比較器、用于細調(diào)節(jié)的相位比較器、用于切換這些比較器的粗調(diào)節(jié)/細調(diào)節(jié)切換信號產(chǎn)生電路以及用于控制這些部件的操作的DLL控制電路的組合而實現(xiàn)在一個短時間段內(nèi)相位同步和在同步條件下的穩(wěn)定性。在上述同步條件下，如果由于某些原因使得輸入脈沖的周期變?yōu)槌鲈摌藴恃舆t信號DL和輸入脈沖之間的相位差的DL-1和DL+1的范圍，則用于粗調(diào)節(jié)的相位比較器形成向上信號UP0或向下信號DN0。相應(yīng)地，由于粗調(diào)節(jié)/細調(diào)節(jié)切換信號產(chǎn)生電路限制用于細調(diào)節(jié)的相位比較器的輸出信號，并且對用于粗調(diào)節(jié)的相位比較器的輸出信號UP0或DN0給予優(yōu)先權(quán)，執(zhí)行該相位控制操作以使得標準延遲信號DL和輸入脈沖之間的相位差進入在極短時間段內(nèi)的DL-1和DL+1的范圍，并且在此之后利用用于細調(diào)節(jié)的相位比較器實現(xiàn)同步操作。
圖7示出圖1的電荷泵和濾波器的一個實施例的電路圖。除了該電荷泵之外，一個可變延遲控制電壓產(chǎn)生電路被進一步添加到本實施例的電荷泵和濾波器。該向上信號UP被通過一個用于驅(qū)動的反相器電路提供到一個P溝道MOSFET Q5的柵極，以使得電流流過，以通過一個電阻器R升高一個平滑電容器C1的保持電壓。該向下信號DN被通過用于驅(qū)動的反相器電路提供到一個N溝道MOSFET Q7的柵極，以使得電流通過電阻器R流過，以降低平滑電容器C1的保持電壓。
上述向上信號UP0被通過用于驅(qū)動反相器電路提供到一個P溝道MOSFET Q6的柵極，并且允許電流流過，以通過電阻器R0升高該電容器C1的保持電壓。該向下信號DN0被通過用于驅(qū)動的反相器提供到一個N溝道MOSFET Q8的柵極，并且使得電流流過，以通過電阻器R0降低電容器C1的保持電壓。
在此，通過增加電流以利用粗調(diào)節(jié)信號UP0或DN0改變該電容器C1的保持電壓可以實現(xiàn)在該粗調(diào)節(jié)操作中的相位的快速改變，即通過設(shè)置MOSFET Q5至Q8的電導(dǎo)率而增加DLL的環(huán)路增益，以滿足Q6＜Q5、Q7＜Q8的關(guān)系，并且設(shè)置該電阻的阻值，以滿足R＞R0的關(guān)系。相反，通過減小電流以利用該細調(diào)節(jié)信號UP或DN改變電容器C1的保持電壓，可以實現(xiàn)細調(diào)節(jié)的相位的逐步改變，即通過減小流到MOSFET Q5和Q7的電流而減小環(huán)路增益，并且增加該電阻器R的最阻值。
利用該可變延遲控制電壓產(chǎn)生電路，該電容器C1的保持電壓VP被轉(zhuǎn)換為如圖8中所示的控制電壓VNG和VPG。也就是說，該電壓VP被提供到P溝道MOSFET Q9和Q10的柵極，然后被轉(zhuǎn)換為電流信號。該MOSFET Q9被用于對電容器C3放電，用其柵極接收電壓VP的MOSFET Q12和連接到該晶體管Q12的電阻器構(gòu)成該電容器C3的充電電流路徑、以及通過反轉(zhuǎn)該電壓VP所獲得的控制電壓VPG以通過結(jié)合MOSFET Q9的放電電流而形成。該控制電壓VPG被提供到圖2的P溝道MOSFET Q1等等的柵極。
由MOSFET Q10所形成的電流被提供到由N溝道MOSFET Q13和Q14所構(gòu)成的一個電流密爾電路(current Miller circuit)，并且該密爾電路的輸出電流被用作為一個電容器C4的放電電流。在柵極接收電壓VPG的一個MOSFET Q11和一個連接到該Q11的電阻器形成該電容器C4的充電電流路徑，并且通過與MOSFET Q14的放電電流合并而形成類似于該電壓VP那樣改變的控制電壓VNG。該控制電壓VNG被提供到圖2的N溝道MOSFET Q3等等。
可以通過把由電容器C1所形成的用于平滑該相位比較輸出的電壓VP轉(zhuǎn)換為上述控制電壓VPG和VNG，而加寬形成該可變延遲電路的CMOS反相器電路的工作電流控制范圍，結(jié)果，在該CMOS反相器電路中的可變延遲范圍也可以被加寬。在這種情況中，需要分別在圖2的可變延遲電路級中提供P溝道MOSFET和N溝道MOSFET，其可以把一個恒定電流提供到MOSFET Q1和Q3，對應(yīng)于在并聯(lián)條件下的最大延遲時間。
圖9(a)至9(d)為用于描述本發(fā)明的DLL電路的操作的波形圖。圖9(a)為在粗調(diào)節(jié)中的向上頻率(UP)條件下的波形圖，而圖9(b)為在粗調(diào)節(jié)中的向下頻率(DN)條件下的波形圖，圖9(c)為在細調(diào)節(jié)中的向上頻率(UP)條件下的波形圖，以及圖9(d)為在細調(diào)節(jié)中的向下頻率(DN)條件下的波形圖。
如圖9(a)中所示，在該UP粗調(diào)節(jié)操作中，在信號DISABLE的高電平周期(＝使能信號ENABLEB的低電平周期)過程中，在輸入脈沖CKX的1/2分頻脈沖CK2X和該延遲信號DL-1(在圖6中的CDUPT)的上升沿之間的相位差被輸出作為向上信號UP0。該信號UP0升高電容器C1的電勢VP，該N溝道MOSFET Q3的柵極控制電壓VNG升高，符合圖8的特性，以增加電流，并且P溝道MOSFET Q1的柵極控制電壓VPG降低，以增加電流。從而，在該單元可變延遲電路級中的延遲時間變短，并且在延遲信號DL-1和輸入脈沖CK2X之間的相位匹配被快速地執(zhí)行，如圖3中所示。
如圖9(c)中所示，選擇UP細調(diào)節(jié)操作，并且在粗調(diào)節(jié)完成之后執(zhí)行。通過該操作，形成對應(yīng)于輸入脈沖CK2X和延遲信號DL0E之間的相位差的向上信號UP，以增加上述電容器C1的電勢VP。從而，該單元可變延遲電路的延遲時間被縮短，以符合圖8的特性。在這種情況中，由于向上信號UP造成電容器C1的電壓VP的改變速率變小，換句話說，由于DLL的環(huán)路增益較小，因此在可變延遲電路1中的延遲時間的改變寬度也減小。
如圖9(b)中所示，在DOWN粗調(diào)節(jié)操作中，在信號DISABLE的高電平周期過程中(＝使能信號ENABLEB的低電平周期)，在延遲信號DL+1(圖6的CDDNT)和輸入脈沖CKX的1/2分頻脈沖CK2X的上升沿之間的相位差被輸出，作為向下信號DN0。該信號DN0減小電容器C1的電勢VP。從而該N溝道MOSFET Q3的柵極控制電壓VNG按照上述圖8的特性而下降，以減小電流，并且P溝道MOSFETQ1的柵極控制電壓VPG升高，以減小電流。相應(yīng)地，在該單元可變延遲電路級中的延遲時間變長，并且在延遲信號DL+1和輸入脈沖CK2X之間快速地執(zhí)行相位匹配，如圖4中所示。
如圖9(d)中所示，DOWN細調(diào)節(jié)操作被選擇，并且在粗調(diào)節(jié)完成之后執(zhí)行。通過該操作，形成向下信號DN，其對應(yīng)于輸入脈沖CK2X和延遲信號DL0F之間的相位差。相應(yīng)地，如上文所述該電容器C1的電勢VP被減小，并且該單元可變延遲電路的延遲時間變長，符合圖8的特性。在這種情況中，由于向下信號DN導(dǎo)致電容器C1的電壓VP的改變速率較小，換句話說，由于DLL的環(huán)路增益較小，因此在可變延遲電路1中的延遲時間的改變寬度也減小。
圖10(a)和10(b)為用于描述該可變延遲電路的所需操作的示意圖。在圖10(a)中，僅僅用可變延遲電路控制該操作目標周期。例如，當操作目標周期為2ns(納秒)至10ns時，圖2的單元可變延遲電路級由10個電路級所構(gòu)成。同時，在圖10(b)中，該單元可變延遲電路級由一個可變延遲電路+一個內(nèi)部電路所構(gòu)成。使用一個普通電路和復(fù)制電路作為該內(nèi)部電路。在本例中，由于在該普通電路和復(fù)制電路的固定延遲時間被包含以實現(xiàn)上述2ns至10ns的操作目標周期，5個電路級的單元延遲電路被用作為該可變延遲電路，因此需要用5個電路級的這種單元可變延遲電路實現(xiàn)1ns至9ns的延遲時間。
在圖10(a)中，該可變延遲電路的每個電路級的操作范圍為從0.2ns至1.0ns，導(dǎo)致最大延遲/最小延遲比為5。同時在圖10(b)中，每個可變延遲電路的電路級的工作范圍為從0.2ns至1.8ns，導(dǎo)致最大延遲/最小延遲比為9。這一事實表明當該電路由相同的部件所形成時，在最大延遲條件下的可變延遲電路的內(nèi)部波形可以被認為是具有在工作電壓VDD-VSS的范圍的全幅度。
但是，在圖10(b)中，在最大延遲條件下的可變延遲電路的內(nèi)部波形不表現(xiàn)出在工作電壓VDD-VSS的范圍內(nèi)的全幅度。也就是說，考慮到獲得更長的延遲時間，當由于CMOS反相器電路的工作電流變小以緩慢升高(或緩慢降低)導(dǎo)致信號緩慢升高時，在到達電源電壓VDD之前該輸入信號變?yōu)楦唠娖?，從而控制該輸出信號下降?br> 如上文所述，難以同等地在該結(jié)構(gòu)中同等地設(shè)置P溝道MOSFET和N溝道MOSFET的電路，以通過改變具有MOSFET Q1和Q3的CMOS反相器電路的工作電流，并且存在使得任何所需電流變大的偏移。結(jié)果，存在要被發(fā)送的脈沖在該信號的順序發(fā)送過程中消失，而不表現(xiàn)出上述的全幅度。相應(yīng)地，即使在僅僅用圖10(a)中所示的可變延遲電路獲得預(yù)定延遲時間的情況中，出現(xiàn)一個問題，如在圖10(b)的情況中，由于該輸出脈沖頻率變高，要被發(fā)送的脈沖在該信號順序發(fā)送過程中消失，而不表現(xiàn)出全幅度。
圖11(a)和11(b)示出用于圖10(a)和10(b)中所示的脈沖的消失的測量的例子。在圖11(a)中，通過把該輸入脈沖的頻率分為1/2，該可變延遲電路在雙倍周期中工作，并且在圖11(b)中，通過把該輸入脈沖的頻率分為1/4，該可變延遲電路在4倍周期中工作。通過這種1/2分頻，2ns至10ns的操作目標周期可以被擴大到4ns至20ns，并且通過這種1/4分頻，2ns至10ns的操作目標周期可以被擴大到8ns至40ns。
相應(yīng)地，當復(fù)制電路的固定延遲時間可以被假設(shè)為1ns時，在1/2分頻的情況中，該可變延遲電路的單元可變延遲電路級的級數(shù)可以被增加到16個電路級，并且在1/4分頻的情況中可以增加到32個電路級，該可變延遲電路的每個電路級的工作范圍為從0.2ns至1.27ns，導(dǎo)致最大延遲/最小延遲比為6.33。在1/4分頻的情況中，該工作范圍為從0.2ns至1.11ns，導(dǎo)致最大延遲/最小延遲比為5.55。另外，如圖10(a)中所示，在最大延遲條件下的可變延遲電路的內(nèi)部波形可以被確定為示出在工作電壓VDD-VSS的范圍內(nèi)的全幅度。
由于可變延遲電路1執(zhí)行在圖1中所示的實施例的電路中的相位同步控制，因此可以通過提供上述的分頻器來擴大要被發(fā)送的脈沖周期，而避免在可變延遲電路1中的脈沖消失。同時，由于可變延遲電路2必須延遲該信號，并且保持該輸入信號周期，由于上述原因?qū)е略摬ㄐ稳菀紫?。在圖1的實施例中，用于減小可變延遲電路2的操作周期的多相信號被產(chǎn)生，并且該多相信號被發(fā)送到可變延遲電路2，以避免信號波形的變形或消失。這種脈沖的消失和變形的問題可以通過由該波形合并電路恢復(fù)從多個信號中恢復(fù)具有原始周期的信號而克服。
圖12示出圖1的分頻/分配電路、可變延遲電路2和波形合并器的一個實施例的方框圖。在該實施例中，該輸入脈沖被通過波形分頻和分配電路分頻為1/4，并且分配到具有在每半個周期與輸入脈沖的相位不同的相位的四個脈沖。這四個脈沖然后被傳送到該四個可變延遲電路。該波形合并電路合并四個延遲信號，以重新產(chǎn)生具有與該輸入脈沖相等的周期的輸出信號。
圖13示出圖12的分頻/分配電路、可變延遲電路2和波形合并器的一個實施例的電路圖。該輸入脈沖CK被施加到一個輸入緩沖器IB，以形成如圖14的操作波形圖中所示的一個普通相位輸出CT和反相輸出CB。這些輸出被寄存器(1/2分頻器)REG1、REG2所分頻。從而可以形成該信號CTX2T(反相信號CXT2B，未示出)和信號CBX2T(反相信號CBX2B，未示出)。
各個輸出信號被反饋回其他寄存器，以使用信號CTX2T、CXT2B和CBX2T、CBX2B實現(xiàn)1/2分頻操作，作為寄存器(1/2分頻器)REG3至REG6的時鐘。從而具有四倍周期并且在每半個周期與輸入脈沖CK相偏離的四個脈沖CTX4T、CBX4T、CTX4B、CBX4被形成，并且這些脈沖接著被傳送到與圖1的可變延遲電路1(VCD1)具有相同數(shù)目的延遲級的可變延遲電路VCD 2。對應(yīng)于該原始脈沖的一個輸出信號CTX1TR可以通過由異或電路XOR1、XOR2和XOR3所形成的波形合并電路，從這些延遲信號中重新產(chǎn)生。上述結(jié)構(gòu)可以有效地避免在可變延遲電路VCD 2中的脈沖消失和變形，并且可以產(chǎn)生在更高頻帶的頻率范圍內(nèi)精確相位同步的輸出信號CTX1TR。
圖15示出本發(fā)明的DLL電路的另一個實施例的方框圖。在本實施例中，用于細調(diào)節(jié)的相位比較器例如被置于其他區(qū)域中。作為由用于細調(diào)節(jié)的相位比較器所比較的信號，該輸入緩沖器的輸出信號與用于由其他輸出緩沖器和輸入緩沖器(復(fù)制電路)所提供的外部時鐘輸出的輸入部分的輸出信號相比較。相應(yīng)地，可以通過與該輸入緩沖器的輸出相比較，即與實際輸出的延遲信號相比較，而執(zhí)行直接相位同步。
在上述實施例中，由于對圖1的可變延遲電路2引入的技術(shù)，可以在更長的周期內(nèi)準備該電路結(jié)構(gòu)，從而可以擴大工作范圍。另外，由于該工作范圍分別用于粗調(diào)節(jié)和細調(diào)節(jié)，因此如果該相位在較大程度上偏離，則可以通過抑制擺動過大而實現(xiàn)快速相位匹配。由于用于粗調(diào)節(jié)和細調(diào)節(jié)的工作范圍分離，因此通過對細調(diào)節(jié)設(shè)置較小的級別(step)而減小抖動。因此，如果由于特定原因使得輸入脈沖的相位大大地偏離鎖定條件，則該粗調(diào)節(jié)電路自動工作，以實現(xiàn)相位的快速匹配。也就是說，由于對粗調(diào)節(jié)和細調(diào)節(jié)區(qū)別工作范圍，當相位偏移超過細調(diào)節(jié)的范圍時(±1級的可變延遲形成單元)，該粗調(diào)節(jié)電路工作，并且當該周期變小(小于±1級的可變延遲形成單元)時，該相位可以與細調(diào)節(jié)操作相匹配。
圖16示出適用本發(fā)明的DDR SDRAM(雙數(shù)據(jù)率同步動態(tài)存取存儲器)的一個實施例的總方框圖。盡管沒有特別的限制，該實施例的DDR SDRAM被提供有對應(yīng)于個存儲器組的四個存儲陣列200A至200D。分別對應(yīng)于四個存儲器組0至3的存儲陣列200A至200D被提供有排列為矩陣的動態(tài)存儲單元。根據(jù)該圖，位于相同列的存儲單元的選擇端子與每個列的字線(未示出)相耦合，并且排列在相同行中的存儲單元輸入/輸出端與每個行的互補數(shù)據(jù)線(未示出)相耦合。
對于該存儲陣列200A的未示出的字線，根據(jù)由行解碼器(行DEC)對行地址信號解碼的結(jié)果，僅僅一條字線被驅(qū)動到選擇電平。該存儲陣列200A的未示出的互補數(shù)據(jù)線與一個讀出放大器(SenseAMP)202A和列選擇電路(列DEC)203A的I/O線相耦合。該讀出放大器202A是用于檢測和放大由于來自存儲單元的數(shù)據(jù)讀取操作導(dǎo)致在互補數(shù)據(jù)線上出現(xiàn)的微小電勢差的放大電路。在該放大電路中的列選擇電路203A包括一個開關(guān)電路，用于分別選擇互補數(shù)據(jù)線，然后把這些線路連接到互補I/O線。根據(jù)由列選擇電路203A對列地址信號的解碼結(jié)果有選擇地操作一個列開關(guān)電路。
該存儲陣列200B至200D還被提供行解碼器201B至201D。該互補I/O線被共同用于每個存儲器組，并且連接到包括寫入緩沖器210的數(shù)據(jù)輸入電路(Din緩沖器)的輸出端和包括主放大器的數(shù)據(jù)輸出電路(Dout緩沖器)211的輸入端。盡管沒有特別的限制，一個端子DQ被定義為用于輸入或輸出16位的數(shù)據(jù)D0至D15的輸入/輸出端。一個DQS緩沖器215產(chǎn)生從該端子DQ輸出的數(shù)據(jù)的數(shù)據(jù)選通信號。
從地址輸入端提供的地址信號A0至A14被一次存儲在一個地址緩沖器204中。在上述按照時間次序輸入的地址信號中的行系統(tǒng)地址信號被存儲在行地址緩沖器205中。該列系統(tǒng)地址信號被存儲在列地址緩沖器206中。一個刷新計數(shù)器208產(chǎn)生行地址，用于自動刷新和自刷新模式。
模式寄存器213存儲每個操作模式信息。對于行解碼器201A至201D，僅僅對應(yīng)于由組選擇電路212所指定的組的行解碼器工作，以實現(xiàn)字線的選擇操作。通過提供例如時鐘信號CLK、/CLK(斜桿(/)表示行使能信號)、時鐘使能信號CKE、片選信號/CS、列地址選通信號/CAS、行地址選通信號/RAS和寫入使能/WE這樣的外部控制信號以及通過/DM、DQS和模式寄存器213的地址信號，一個控制電路209產(chǎn)生一個內(nèi)部時序信號，用于根據(jù)上述信號的電平改變和時序控制DDR SDRAM的工作模式、測試模式和電路塊的操作。另外，該控制電路209被提供對應(yīng)于這些信號的輸入緩沖器。
該時鐘信號CLK和/CLK被通過該時鐘緩沖器輸入到DLL電路214，以產(chǎn)生一個內(nèi)部時鐘。盡管沒有特別的限制，使用該內(nèi)部時鐘作為數(shù)據(jù)輸出電路211和DQS緩沖器215的輸入信號。另外，通過該時鐘緩沖器輸入的時鐘信號被提供到時鐘端子，用于寫入緩沖器210和列地址計數(shù)器207。
其他外部輸入信號被與相關(guān)內(nèi)部時鐘信號的上升沿同步地有效。該片選信號/CS用其低電平指示命令輸入周期的開始。當片選信號/CS處于高電平時(不選擇芯片的情況)，該信號和其他信號不具有任何含義。但是，該存儲器組和例如短脈沖操作這樣的內(nèi)部操作的選擇條件不受到切換到不選擇狀態(tài)的影響。/RAS、/CAS和/WE的信號具有不同于在普通DRAM中的相應(yīng)信號的功能，并且這些區(qū)域被有效以確定在下文中所述的命令周期。
該時鐘使能信號CKE被用于指示下一個時鐘信號的有效性。當相關(guān)信號CKE處于高電平時，下一個時鐘信號CLK的上升沿被有效，但是當信號CKE處于低電平時，該上升沿無效。當用于控制數(shù)據(jù)輸出電路211為輸出使能模式的外部控制信號/OE被在讀取模式中提供時，該信號/OE還被提供到控制電路209。當該信號/OE處于高電平時，例如，該數(shù)據(jù)輸出電路211被設(shè)置為高輸出阻抗狀態(tài)。
該DDR SDRAM的讀取操作被執(zhí)行如下。片選信號/CS、/RAS、/CAS和寫入使能/WE的每個信號被分別與時鐘信號CLK同步地輸入。當信號/RAS被設(shè)置為0時，該行地址和組選擇信號被同時輸入，并且由行地址緩沖器205和組選擇電路212所保持。由組選擇電路212所指定的行解碼器210解碼該行地址信號，以輸出所有行的數(shù)據(jù)，作為來自存儲單元陣列200的小信號(minute signal)。所輸出的小信號被放大并且被讀出放大器202所存儲。所指定的組變?yōu)橛行А?br> 在該行地址輸入后的三個時鐘之后，當該信號CAS被設(shè)置為0時，列地址和組選擇信號被同時輸入，并且各個信號被列地址緩沖器206和組選擇電路212所保存。當該指定組被激活時，被保存的列地址從列地址計數(shù)器207輸出，并且列選擇電路203選擇該列。所選擇的數(shù)據(jù)被從讀出放大器202輸出。在這種情況中，兩組數(shù)據(jù)(在×4位結(jié)構(gòu)中的8位、在×16位結(jié)構(gòu)中的32位)被輸出。
從讀出放大器202輸出的數(shù)據(jù)然后被從數(shù)據(jù)輸出電路211輸出到芯片的外部。該輸出時序與從DLL214輸出的時鐘QCLK的上升沿和下降沿同步。在這種情況中，兩組數(shù)據(jù)被從上述并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并且變?yōu)樵摻Y(jié)構(gòu)的數(shù)據(jù)(一組數(shù)據(jù)×2)。該數(shù)據(jù)選通信號DQS被與數(shù)據(jù)輸出同時地從DQS緩沖器215輸出。當存儲在模式寄存器213中的短脈沖長度為4或更長時，列地址計數(shù)器207被自動增加，以讀取下一個列數(shù)據(jù)。
該DLL214具有產(chǎn)生數(shù)據(jù)輸出電路211和DQS緩沖器215的工作時鐘QCLK的功能。數(shù)據(jù)輸出電路211和DQS緩沖器215取從由DLL214所產(chǎn)生的內(nèi)部時鐘信號QCLK的輸入直到數(shù)據(jù)信號和數(shù)據(jù)選通信號被實際輸出的特定時間段。因此，通過使用該復(fù)制電路使得該內(nèi)部時鐘信號QCLK的相位比外部時鐘CLK提前，而使得該數(shù)據(jù)信號和數(shù)據(jù)選通信號的相位與外部時鐘CLK相匹配。相應(yīng)地，該數(shù)據(jù)信號和數(shù)據(jù)選通信號的相位可以與該外部時鐘信號相匹配。
在本實施例中，由于使用可以工作于短同步時間并且還可以獲得對更高頻帶的頻率穩(wěn)定的同步信號的DLL電路，可以實現(xiàn)保證更高的響應(yīng)特性和高速操作的DRR SDRAM。
圖17為示出使用本發(fā)明的同步電路的PLL電路的一個實施例的方框圖。通過使用奇數(shù)個可變延遲電路的電路級，然后把這種可變延遲電路的輸出信號反饋到其輸入端而形成一個環(huán)形振蕩器，并且該環(huán)形振蕩器被用作為一個壓控振蕩電路VCO。該VCO的輸出信號被一個分頻電路所分頻，以形成分頻的輸出CK和僅僅與該信號CK具有Δt的相位差的信號CK-Δt和CK+Δt。這些分頻信號然后被提供到圖6中所述的相位比較器，用于與來自外部電路的時鐘信號CLK進行相位比較。從而形成用于粗調(diào)節(jié)的信號UP0/DN0和用于細調(diào)節(jié)的信號UP/DN。然后，這些信號被提供到電荷泵和濾波器，以形成被用于控制形成上述VCO的可變延遲電路級的延遲控制信號。例如，該信號CK-Δt、CK和CK+Δt通過一對延遲電路對分頻輸出CK’給予Δt的延遲。相應(yīng)地，當CK’被用作為CK-Δt、CK’+Δt被用作為CK以及CK’+2Δt被用作為CK+Δt時，這是足夠的。否則，在該分頻器中的分頻處理過程中形成的脈沖也可以被使用。也就是說，通過使用圖13中所示的分頻/分配器，還可以使用相位與圖14中所示的輸入脈沖偏離每半個周期的三個信號。
由于上述結(jié)構(gòu)，該VCO可以產(chǎn)生內(nèi)部時鐘信號ICLK，其與外部時鐘CLK同步并且對應(yīng)于在該分頻器中的分頻比率而加倍。當該VCO產(chǎn)生與外部時鐘CLK相同頻率的內(nèi)部脈沖時，上述分頻器可以被取消。在這種情況中，作為該信號CK-Δt和CK+Δt，可以使用形成該信號CK的單元延遲電路級的一個在前電路級和一個在后電路級的信號。
在可變延遲電路1形成要與圖1的情況中的外部時鐘同步的控制信號并且該控制信號被用作為形成VCO的可變延遲電路的控制信號的情況下，可以通過相同地設(shè)置該單元延遲電路級的延遲時間然后把VCO的可變延遲電路級的級數(shù)減小到可變延遲電路1的級數(shù)的(1/2)而形成，頻率為外部時鐘的兩倍的內(nèi)部時鐘；并且可以通過把級數(shù)減小到該可變延遲電路級的級數(shù)的(1/4)而形成用于頻率為該外部時鐘的倍數(shù)的內(nèi)部時鐘信號。
本發(fā)明已經(jīng)根據(jù)優(yōu)選實施例而描述，但是本發(fā)明不僅僅限于上述實施例并且可以有各種變化和改變，而不脫離權(quán)利要求的范圍。例如，各種實施例可以被引入，用于相位比較器、形成用于指定粗調(diào)節(jié)范圍和細調(diào)節(jié)范圍的延遲信號DL-1和DL+1的電路以及實現(xiàn)與這種延遲信號的相位比較的電路。上述DLL電路還可以適用于同步SRAM和各種半導(dǎo)體集成電路器件，以形成與來自除了上述DRR SDRAM之外的外部電路的時鐘同步的信號。如上文所述，本發(fā)明可以被廣泛地用作為該同步電路和同步方法。
本發(fā)明的典型實施例可以提供如下效果。通過由第一可變延遲電路形成要與一個參考脈沖相同步的第一脈沖、相位比所述第一脈沖提前特定時間段的第二脈沖、以及相位比所述第一脈沖延遲特定時間段的第三脈沖；由一個第一相位比較電路把所述參考脈沖與所述第一脈沖相比較；由一個第二相位比較電路把所述參考脈沖和所述第二脈沖以及所述第三脈沖相比較；以及由一個控制電壓產(chǎn)生電路通過相對于所述第一相位比較電路的比較輸出給予所述第二相位比較電路的比較輸出更高的優(yōu)先級而形成控制電壓，把所述參考脈沖的相位與所述第二脈沖或所述第三脈沖的相位相匹配，然后在所述相位匹配之后，通過從所述第一相位比較電路的比較輸出形成所述控制電壓而把所述參考脈沖的相位與所述第一脈沖的相位相匹配，可以用簡化結(jié)構(gòu)獲得響應(yīng)特性和穩(wěn)定性。
另外，通過由一個分頻電路對一個參考脈沖的頻率進行分頻；由一個第一可變延遲電路形成要與所述分頻電路的分頻脈沖相同步的第一脈沖；由第一脈沖比較電路把所述分頻脈沖與所述第一脈沖相比較；由一個分頻/分配電路對所述參考脈沖的頻率進行分頻并且形成對應(yīng)于分頻比率的多相時鐘；由配置為與所述第一可變延遲電路相同結(jié)構(gòu)的第二可變延遲電路的多個電路級延遲由所述分頻/分配電路所產(chǎn)生的各個多相時鐘；由一個波形合并電路產(chǎn)生對應(yīng)于來自多個電路級的所述第二可變延遲電路的延遲輸出的所述參考脈沖的脈沖；以及由一個控制電壓產(chǎn)生電路形成對應(yīng)于所述第一相位比較電路的比較輸出的所述第一和第二可變延遲電路的控制電壓，可以獲得具有更高精度的高頻同步信號。
權(quán)利要求
1.一種同步電路，其中包括參考脈沖；第一可變延遲電路，用于產(chǎn)生要與所述參考脈沖同步的第一脈沖、相位比所述第一脈沖提前特定時間段的第二脈沖、以及相位比所述第一脈沖延遲特定時間段的第三脈沖；第一相位比較電路，用于把所述參考脈沖與所述第一脈沖相比較；第二相位比較電路，用于把所述參考脈沖和所述第二脈沖以及所述第三脈沖相比較；以及控制電壓產(chǎn)生電路，用于通過接收所述第一相位比較電路的比較輸出和所述第二相位比較電路的比較輸出而產(chǎn)生所述第一可變延遲電路的控制電壓；其中所述控制電壓產(chǎn)生電路通過相對于所述第一相位比較電路的比較輸出給予所述第二相位比較電路的比較輸出更高的優(yōu)先級而產(chǎn)生控制電壓，并且在由所述第二相位比較電路使所述參考脈沖和所述第二脈沖或第三脈沖的相位相匹配之后，由所述第一相位比較電路的比較輸出產(chǎn)生所述控制電壓。
2.根據(jù)權(quán)利要求1所述的同步電路，其中所述可變延遲電路包括多個單元可變延遲電路的電路級，其中所述第二脈沖是形成所述第一脈沖的所述單元延遲電路的輸入脈沖，以及其中所述第三脈沖是接收所述第一脈沖的所述單元延遲電路的輸入脈沖。
3.根據(jù)權(quán)利要求2所述的同步電路，其中所述同步電路被安裝在一個半導(dǎo)體集成電路器件上，其中所述同步電路包括第二可變延遲電路，其中包括多個單元延遲電路，用于形成所述第一可變延遲電路的所述第一脈沖并且用所述控制電壓控制該延遲時間，其中所述參考脈沖被從所述半導(dǎo)體集成電路器件的外部端子輸入，然后被輸入到所述第一和第二可變延遲電路，以及其中與所述參考脈沖同步的脈沖被從所述第二可變延遲電路輸出。
4.根據(jù)權(quán)利要求3所述的同步電路，其中所述參考脈沖被通過一個輸入緩沖器輸入到所述第一和第二可變延遲電路，其中由所述第二可變延遲電路產(chǎn)生的一個輸出脈沖被通過一個輸出緩沖器從該外部端子輸出，以及其中具有等效于所述輸入緩沖器和輸出緩沖器的延遲時間的一個復(fù)制電路被提供在所述輸入緩沖器和所述第一可變延遲電路之間。
5.根據(jù)權(quán)利要求4所述的同步電路，其中進一步包括分頻電路，用于對所述參考脈沖的頻率進行分頻；分頻/分配電路，用于按照與所述分頻電路相等的分割比率對所述參考脈沖的頻率進行分頻，以把它們分配到對應(yīng)于該分頻比率的多相時鐘；第二可變延遲電路，其中包括多個電路級，用于分別延遲所述分頻/分配電路的多相時鐘；以及波形合并電路，用于通過接收所述可變延遲電路的延遲輸出而產(chǎn)生對應(yīng)于所述參考脈沖的脈沖。
6.一種同步電路，其中包括參考脈沖；分頻電路，用于對所述參考脈沖的頻率進行分頻；第一可變延遲電路，用于產(chǎn)生與所述分頻電路的分頻脈沖相同步的第一脈沖；第一相位比較電路，用于把所述分頻脈沖與所述第一相位相比較；分頻/分配電路，用于對所述參考脈沖的頻率進行分頻，并且產(chǎn)生對應(yīng)于該分頻比率的多相時鐘；第二可變延遲電路，其被配置為與所述第一可變延遲電路相同的結(jié)構(gòu)，并且包括用于分別延遲在所述分頻/分配電路中形成的多相時鐘的多個電路級；波形合并電路，用于通過接收來自所述第二可變延遲電路的多個電路級的延遲輸出而產(chǎn)生對應(yīng)于所述參考脈沖的脈沖；以及控制電壓產(chǎn)生電路，用于通過接收所述第一相位比較電路的比較輸出而產(chǎn)生所述可變延遲電路和所述第二可變延遲電路的控制電壓。
7.根據(jù)權(quán)利要求6所述的同步電路，其中所述同步電路被安裝在一個半導(dǎo)體集成電路器件上，其中所述參考脈沖被從所述半導(dǎo)體集成電路器件的外部端子輸入，然后被輸入到所述第一和所述第二可變延遲電路。
8.一種同步方法，其中包括如下步驟由第一可變延遲電路形成要與一個參考脈沖相同步的第一脈沖、相位比所述第一脈沖提前特定時間段的第二脈沖、以及相位比所述第一脈沖延遲特定時間段的第三脈沖；由一個第一相位比較電路把所述參考脈沖與所述第一脈沖相比較；由一個第二相位比較電路把所述參考脈沖和所述第二脈沖以及所述第三脈沖相比較；以及由一個控制電壓產(chǎn)生電路通過相對于所述第一相位比較電路的比較輸出給予所述第二相位比較電路的比較輸出更高的優(yōu)先級而形成控制電壓，把所述參考脈沖的相位與所述第二脈沖或所述第三脈沖的相位相匹配，然后在所述相位匹配之后，通過從所述第一相位比較電路的比較輸出形成所述控制電壓而把所述參考脈沖的相位與所述第一脈沖的相位相匹配。
9.一種同步方法，其中包括如下步驟由一個分頻電路對一個參考脈沖的頻率進行分頻；由一個第一可變延遲電路形成要與所述分頻電路的分頻脈沖相同步的第一脈沖；由第一脈沖比較電路把所述分頻脈沖與所述第一脈沖相比較；由一個分頻/分配電路對所述參考脈沖的頻率進行分頻并且形成對應(yīng)于分頻比率的多相時鐘；由配置為與所述第一可變延遲電路相同結(jié)構(gòu)的第二可變延遲電路的多個電路級延遲由所述分頻/分配電路所產(chǎn)生的各個多相時鐘，由一個波形合并電路產(chǎn)生對應(yīng)于來自多個電路級的所述第二可變延遲電路的延遲輸出的所述參考脈沖的脈沖；以及由一個控制電壓產(chǎn)生電路形成對應(yīng)于所述第一相位比較電路的比較輸出的所述第一和第二可變延遲電路的控制電壓。
全文摘要
一種同步電路和同步方法，其通過用簡化結(jié)構(gòu)滿足響應(yīng)特性和穩(wěn)定性，獲得高頻頻帶穩(wěn)定的同步信號。在該方法中，第一可變延遲電路形成與參考脈沖相同步的第一脈沖、相位比第一脈沖提前特定時間段的第二脈沖、以及相位比第一脈沖延遲特定時間段的第三脈沖；第一相位比較電路把參考脈沖與第一脈沖相比較；第二相位比較電路把參考脈沖和第二脈沖以及第三脈沖相比較；以及控制電壓產(chǎn)生電路通過相對于第一相位比較電路的比較輸出給予第二相位比較電路的比較輸出更高的優(yōu)先級而形成控制電壓，把參考脈沖的相位與第二脈沖或第三脈沖的相位相匹配，在相位匹配后，通過從第一相位比較電路的比較輸出形成控制電壓而把參考脈沖的相位與第一脈沖的相位相匹配。
文檔編號H03L7/191GK1521951SQ20041000252
公開日2004年8月18日 申請日期2004年1月30日 優(yōu)先權(quán)日2003年1月31日
發(fā)明者光本欽哉 申請人:株式會社瑞薩科技