成像傳感器結(jié)構(gòu)和方法
【專利摘要】本發(fā)明提供了用于制造三維（3D）圖像傳感器結(jié)構(gòu)的方法的實(shí)施例。該方法包括：提供在其中形成圖像傳感器并且在其上形成第一互連結(jié)構(gòu)的圖像傳感器襯底、以及在其中形成邏輯電路并且在其上形成第二互連結(jié)構(gòu)的邏輯襯底；以第一和第二互連結(jié)構(gòu)夾置在邏輯襯底和圖像傳感器襯底之間的構(gòu)造，將邏輯襯底接合至圖像傳感器襯底；以及形成從邏輯襯底延伸到第一互連結(jié)構(gòu)的導(dǎo)電部件，由此將邏輯電路電耦合至圖像傳感器。本發(fā)明還提供了圖像傳感器結(jié)構(gòu)。
【專利說明】成像傳感器結(jié)構(gòu)和方法
[0001]相關(guān)申請(qǐng)的交叉參考
[0002]本申請(qǐng)要求于2013年3月15日提交的標(biāo)題為“STRUCTURE AND METHOD F0R3DCMOS IMAGE SENSOR”的美國(guó)臨時(shí)申請(qǐng)61/799，822的權(quán)益，其全部?jī)?nèi)容結(jié)合于此作為參考。
[0003]本發(fā)明涉及以下共同轉(zhuǎn)讓的美國(guó)專利申請(qǐng)，其全部?jī)?nèi)容結(jié)合于此作為參考:于2013年12月30日提交的、發(fā)明人為Min-Feng Kao等人的、標(biāo)題為“STRUCTURE AND METHODF0R3D IMAGE SENSOR”的、序列號(hào)為14/143，848的美國(guó)專利申請(qǐng)。

【技術(shù)領(lǐng)域】
[0004]本發(fā)明一般地涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地涉及圖像傳感器結(jié)構(gòu)及其制造方法。

【背景技術(shù)】
[0005]半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了指數(shù)式增長(zhǎng)。IC材料和設(shè)計(jì)的技術(shù)進(jìn)步產(chǎn)生了多代1C，其中，每代都具有比前一代更小和更復(fù)雜的電路。在IC演進(jìn)的過程中，在幾何尺寸(即，可以使用制造工藝創(chuàng)建的最小組件或線)減小的同時(shí)，功能密度(即，單位芯片面積上的互連器件的數(shù)量)通常會(huì)增加。該按比例縮小工藝通常通過提高生產(chǎn)效率和降低相關(guān)成本提供益處。
[0006]作為一種應(yīng)用，成像傳感器包含在集成電路中。現(xiàn)有成像傳感器在同一 Si晶圓上具有邏輯和像素陣列，并且另一個(gè)晶圓僅是載體。在現(xiàn)有的成像傳感器結(jié)構(gòu)中可能會(huì)存在多個(gè)問題。在一個(gè)實(shí)例中，對(duì)圖像傳感器的工藝調(diào)整會(huì)影響邏輯電路面積。在另一個(gè)實(shí)例中，由于器件占用率，導(dǎo)致小像素布局經(jīng)受低量子效率(QE)和滿阱容量(FWC)。在又一個(gè)實(shí)例中，圖像信號(hào)處理器(ISP)占用較大布局面積，導(dǎo)致每單位面積的低管芯總數(shù)量(grossdie count)。
[0007]因此，需要用于成像傳感器的結(jié)構(gòu)及其制造方法，以解決上述問題。


【發(fā)明內(nèi)容】

[0008]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種用于制造三維(3D)圖像傳感器結(jié)構(gòu)的方法，包括:提供其中形成有圖像傳感器并且其中形成有第一互連結(jié)構(gòu)的圖像傳感器襯底、以及其中形成有邏輯電路并且其中形成有第二互連結(jié)構(gòu)的邏輯襯底；以所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)夾置在所述邏輯襯底和所述圖像傳感器襯底之間的構(gòu)造，將所述邏輯襯底接合到所述圖像傳感器襯底；以及形成從所述邏輯襯底延伸到所述第一互連結(jié)構(gòu)的導(dǎo)電部件，由此將所述邏輯電路電耦合至所述圖像傳感器。
[0009]在該方法中，形成所述導(dǎo)電部件包括:形成半導(dǎo)體通孔(TSV)部件。
[0010]在該方法中，形成所述TSV部件包括:在所述邏輯襯底上沉積拋光停止層；對(duì)所述拋光停止層、所述邏輯襯底、所述第二互連結(jié)構(gòu)和所述第一互連結(jié)構(gòu)執(zhí)行蝕刻工藝，由此在其中形成溝槽；在所述溝槽的側(cè)壁上形成襯里層；此后，用導(dǎo)電材料填充所述溝槽；以及對(duì)所述邏輯襯底執(zhí)行化學(xué)機(jī)械拋光工藝，以去除多余的導(dǎo)電材料。
[0011]該方法進(jìn)一步包括:在形成所述TSV部件之后，在所述邏輯襯底上形成鈍化層。
[0012]在該方法中，形成所述鈍化層包括:形成氮化硅層；以及形成所述襯里層包括:通過化學(xué)汽相沉積形成氧化硅層。
[0013]在該方法中，形成所述襯里層包括:通過化學(xué)汽相沉積形成氧化硅層；以及填充所述溝槽包括:通過物理汽相沉積形成銅晶種層，以及通過鍍?cè)谒鰷喜壑行纬蓧K狀銅。
[0014]在該方法中，形成所述導(dǎo)電部件包括:形成后端深接觸(BDCT)部件，所述后端深接觸部件與所述第一互連結(jié)構(gòu)中的第一金屬線接觸并且延伸穿過所述第二互連結(jié)構(gòu)中的第二金屬線。
[0015]該方法進(jìn)一步包括:在將所述邏輯襯底接合到所述圖像傳感器襯底之后，使所述邏輯襯底減薄。
[0016]該方法進(jìn)一步包括:在執(zhí)行退火工藝之后并且在形成所述BDCT部件之前，對(duì)所述邏輯襯底執(zhí)行拋光工藝，由此去除氧化硅層的一部分。
[0017]在該方法中，形成所述BDCT部件包括:在所述邏輯襯底上形成鈍化層；將載體襯底接合到所述鈍化層；以及使所述圖像傳感器襯底減薄。
[0018]根據(jù)本發(fā)明的另一方面，提供了一種圖像傳感器結(jié)構(gòu)，包括:第一半導(dǎo)體襯底，具有多個(gè)成像傳感器；第一互連結(jié)構(gòu)，形成在所述第一半導(dǎo)體襯底上；第二半導(dǎo)體襯底，具有邏輯電路；第二互連結(jié)構(gòu)，形成在所述第二半導(dǎo)體襯底上，其中，以所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)夾置在所述第一半導(dǎo)體襯底和所述第二半導(dǎo)體襯底之間的構(gòu)造，將所述第一半導(dǎo)體襯底和所述第二半導(dǎo)體襯底接合在一起；以及半導(dǎo)體通孔(TSV)部件，從所述第一互連結(jié)構(gòu)延伸到所述第二互連結(jié)構(gòu)，由此將所述邏輯電路電耦合至所述圖像傳感器。
[0019]在該圖像傳感器結(jié)構(gòu)中，所述TSV部件在第一方向上從所述第二互連結(jié)構(gòu)延伸到所述第一互連結(jié)構(gòu)；以及所述TSV部件在與所述第一方向垂直的第二方向上包括在約5微米和約15微米的范圍內(nèi)的尺寸。
[0020]在該圖像傳感器結(jié)構(gòu)中，所述第一互連結(jié)構(gòu)包括一個(gè)金屬層中的金屬線；以及所述TSV部件延伸以與所述金屬線接觸。
[0021]在該圖像傳感器結(jié)構(gòu)中，所述TSV部件延伸穿過所述第二半導(dǎo)體襯底，并且通過形成在所述第二互連結(jié)構(gòu)中的其他導(dǎo)電部件耦合至所述邏輯電路。
[0022]在該圖像傳感器結(jié)構(gòu)中，所述TSV部件包括選自由銅、鎢、鋁及它們的組合所構(gòu)成的組的導(dǎo)電材料層。
[0023]在該圖像傳感器結(jié)構(gòu)中，所述圖像傳感器包括光電二極管；以及所述邏輯電路包括驅(qū)動(dòng)所述圖像傳感器的驅(qū)動(dòng)器件。
[0024]在該圖像傳感器結(jié)構(gòu)中，所述圖像傳感器進(jìn)一步包括:分別形成在所述光電二極管上并且與所述光電二極管耦合的傳輸門；以及所述驅(qū)動(dòng)器件包括重置(RST)器件、源極跟隨器(SF)和行選擇器(RS)。
[0025]該圖像傳感器結(jié)構(gòu)進(jìn)一步包括:形成在所述第二半導(dǎo)體襯底中并且與所述TSV部件接觸的導(dǎo)電部件。
[0026]該圖像傳感器結(jié)構(gòu)進(jìn)一步包括:接合至所述第二半導(dǎo)體襯底的第三半導(dǎo)體襯底，其中，所述第一半導(dǎo)體襯底、所述第二半導(dǎo)體襯底和所述第三半導(dǎo)體襯底是硅襯底。
[0027]根據(jù)本發(fā)明的又一方面，提供了一種用于制造三維(3D)圖像傳感器結(jié)構(gòu)的方法，包括:提供其中形成有圖像傳感器并且其中形成有第一互連結(jié)構(gòu)的圖像傳感器襯底、以及其中形成有邏輯電路并且其中形成有第二互連結(jié)構(gòu)的邏輯襯底；以所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)夾置在所述邏輯襯底和所述圖像傳感器襯底之間的構(gòu)造，將所述邏輯襯底接合至所述圖像傳感器襯底；此后，使所述邏輯襯底減?。灰约按撕?，執(zhí)行蝕刻工藝，由此形成從所述邏輯襯底連續(xù)延伸穿過所述第二互連結(jié)構(gòu)中的第一金屬線并且與所述第一互連結(jié)構(gòu)中的第二金屬線接觸的后端深接觸(BDCT)部件，所述BDCT部件將所述邏輯電路電耦合至所述圖像傳感器。

【專利附圖】

【附圖說明】
[0028]當(dāng)結(jié)合附圖閱讀時(shí)，通過以下詳細(xì)說明可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制，并且僅用于說明目的。實(shí)際上，為了論述清楚的目的，各個(gè)部件的尺寸可以任意地增大或減小。
[0029]圖1和圖2分別示出根據(jù)多個(gè)實(shí)施例所構(gòu)造的成像傳感器結(jié)構(gòu)的俯視圖和示意圖。
[0030]圖3示出根據(jù)另一個(gè)實(shí)施例所構(gòu)造的成像傳感器結(jié)構(gòu)的示意圖。
[0031]圖4示出根據(jù)另一個(gè)實(shí)施例所構(gòu)造的成像傳感器結(jié)構(gòu)的示意圖。
[0032]圖5是制造根據(jù)一個(gè)或多個(gè)實(shí)施例所構(gòu)造的成像傳感器結(jié)構(gòu)的方法的流程圖。
[0033]圖6示出根據(jù)一個(gè)實(shí)施例所構(gòu)造的邏輯電路結(jié)構(gòu)和圖像傳感器芯片的示意圖。
[0034]圖7至圖12示出根據(jù)一個(gè)或多個(gè)實(shí)施例所構(gòu)造的處于多個(gè)制造階段的成像傳感器結(jié)構(gòu)的截面圖。
[0035]圖13示出根據(jù)另一個(gè)實(shí)施例所構(gòu)造的成像傳感器結(jié)構(gòu)的示意圖。
[0036]圖14是制造根據(jù)一個(gè)或多個(gè)實(shí)施例所構(gòu)造的圖13的成像傳感器結(jié)構(gòu)的方法的流程圖。
[0037]圖15示出根據(jù)一個(gè)實(shí)施例所構(gòu)造的邏輯電路結(jié)構(gòu)和圖像傳感器芯片的示意圖。
[0038]圖16至圖22示出根據(jù)一個(gè)或多個(gè)實(shí)施例所構(gòu)造的處于多個(gè)制造階段的成像傳感器結(jié)構(gòu)的截面圖。

【具體實(shí)施方式】
[0039]以下公開內(nèi)容提供用于實(shí)現(xiàn)本發(fā)明的不同特征的多個(gè)不同實(shí)施例或?qū)嵗?。下面描述了組件和布置的具體實(shí)例，以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例，并且不旨在限制。例如，在以下說明書中，在第二部件上方或上形成第一部件可以包括以直接接觸的方式形成第一部件和第二部件的實(shí)施例，并且也可以包括可以在第一部件和第二部件之間形成附加部件，使得第一部件和第二部件可以不直接接觸的實(shí)施例。另外，本發(fā)明在多個(gè)實(shí)例中可以重復(fù)參考數(shù)字和/或字母。該重復(fù)是用于簡(jiǎn)單和清楚的目的，并且其本身不指示所論述的多個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。
[0040]本發(fā)明提供成像傳感器結(jié)構(gòu)及其制造方法，該成像傳感器結(jié)構(gòu)具有改進(jìn)的像素性能、增加的管芯數(shù)量和增強(qiáng)的圖像信號(hào)處理器(ISP)功能。
[0041]圖1示出圖像傳感器結(jié)構(gòu)10的俯視圖，并且圖2示出圖像傳感器結(jié)構(gòu)10的示意圖。圖像傳感器結(jié)構(gòu)10具有包括第一集成電路(IC)芯片12和第二 IC芯片14的三維(3D)結(jié)構(gòu)。IC襯底14堆疊在第一 IC芯片12上、機(jī)械地接合至第一 IC芯片12、并且與第一 IC芯片12電耦合。第一 IC芯片12被設(shè)計(jì)和配置成形成多個(gè)圖像傳感器，并且第二 IC芯片14被設(shè)計(jì)和配置成形成圖像傳感器的多個(gè)驅(qū)動(dòng)電路和邏輯器件。第一 IC芯片和第二 IC芯片也分別被稱為圖像傳感器芯片和邏輯電路芯片。
[0042]第一 IC芯片12包括第一襯底。在一個(gè)實(shí)施例中，第一襯底包括硅。第一襯底可以另外地或可選地包括:一些其他合適的元素半導(dǎo)體，諸如金剛石或鍺；合適的化合物半導(dǎo)體，諸如碳化硅、砷化銦或磷化銦；或者合適的合金半導(dǎo)體，諸如碳化硅鍺、砷磷化鎵或磷化銦鎵。
[0043]第一 IC芯片12包括多個(gè)摻雜區(qū)以及被配置成形成對(duì)光子或其他圖像輻射敏感的圖像傳感器的其他部件。在一個(gè)實(shí)施例中，圖像傳感器包括光電二極管，諸如基于互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(CM0SFET)的光電二極管或者其他光敏器件。在一個(gè)實(shí)施例中，那些圖像傳感器被進(jìn)一步配置成形成用于包括成像的多種應(yīng)用的圖像傳感器陣列。在一個(gè)實(shí)例中，圖像傳感器是基于背照式CM0SFET的圖像傳感器，其中，從圖像傳感器的背面接收照明光束。因此，第一 IC芯片12也稱為圖像傳感器芯片12。第一 IC芯片12包括設(shè)置在第一襯底上并且被配置為用于分別耦合和隔離多個(gè)微電子組件的導(dǎo)電材料部件和介電材料部件。作為一個(gè)實(shí)例，第一 IC芯片12包括一個(gè)或多個(gè)材料層，諸如被嵌入到ILD中并且被圖案化為形成金屬線、通孔和接觸件的交替的介電材料層(ILD)和金屬層。在另一個(gè)實(shí)施例中，第一 IC芯片12可以進(jìn)一步包括其他微電子器件。
[0044]第二 IC芯片14包括第二襯底。在本實(shí)施例中，第二襯底基本類似于第一襯底。在一個(gè)實(shí)例中，第二襯底包括硅。在其他實(shí)例中，第二襯底可選地或另外地包括一些其他合適的元素半導(dǎo)體、合適的化合物半導(dǎo)體或合適的合金半導(dǎo)體。
[0045]第二 IC芯片14包括多個(gè)微電子器件，諸如基于CM0SFET的邏輯器件和電路。特別地，第二 IC芯片14包括被配置成形成用于圖像傳感器的驅(qū)動(dòng)電路/器件的多個(gè)微電子器件。在一個(gè)實(shí)施例中，圖像傳感器的驅(qū)動(dòng)電路包括圖像傳感器陣列的地址線和數(shù)據(jù)線。圖像傳感器的驅(qū)動(dòng)電路進(jìn)一步包括驅(qū)動(dòng)器件、重置(RST)器件、源極跟隨器(SF)以及行選擇器(RS)。在本實(shí)施例中，那些驅(qū)動(dòng)器件被成組配置成與圖像傳感器的一個(gè)像素或像素的子集耦合。形成在第二 IC芯片14中的多個(gè)電路和器件在隨后說明中統(tǒng)稱為邏輯器件。在一個(gè)實(shí)例中，第二 IC芯片是專用集成電路(ASIC)芯片。
[0046]第一 IC芯片12和第二 IC芯片14通過合適的接合機(jī)制機(jī)械地接合在一起，諸如熔融接合、共晶接合或其他合適的接合技術(shù)。第一 IC芯片12和第二 IC芯片14通過背面深接觸(BDCT)部件電耦合在一起。BDCT部件形成在第一 IC芯片12的互連結(jié)構(gòu)的深溝槽中，并且進(jìn)一步延伸至第二 IC芯片14的互連結(jié)構(gòu)，并且與其他導(dǎo)電部件一起被配置成將第二 IC芯片14中的驅(qū)動(dòng)器件和弟一 IC芯片12中的圖像傳感器電稱合在一起。隨后將在形成和結(jié)構(gòu)方面進(jìn)一步描述BDCT部件。由于圖像傳感器和相應(yīng)的驅(qū)動(dòng)電路/器件被分布到兩個(gè)IC芯片中(在本實(shí)施例中，是12和14)，所以更加自由和靈活地重新配置和調(diào)節(jié)圖像傳感器和驅(qū)動(dòng)電路/器件，以用于改進(jìn)性能和效率。例如，在接合和耦合在一起之前，在相應(yīng)的制造操作期間，對(duì)圖像傳感器和邏輯器件單獨(dú)進(jìn)行調(diào)節(jié)以用于它們的性能。在本實(shí)施例中，通過以晶圓級(jí)制造并且接合第一 IC芯片12和第二 IC芯片14并且此后將它們進(jìn)行切割以分離為多個(gè)3D圖像傳感器結(jié)構(gòu)10的過程，來形成3D圖像傳感器結(jié)構(gòu)10。在可選實(shí)施例中，通過半導(dǎo)體通孔(或硅通孔或TSV)部件來實(shí)現(xiàn)第一和第二 IC芯片之間的耦合，半導(dǎo)體通孔部件在結(jié)構(gòu)和形成方面不同于BDCT部件。
[0047]圖3示出在另一個(gè)實(shí)施例中根據(jù)本發(fā)明的方面所構(gòu)造的3D圖像傳感器結(jié)構(gòu)10的示意圖。3D圖像傳感器結(jié)構(gòu)10包括機(jī)械地接合在一起并且相互電耦合的第一 IC芯片12和第二 IC芯片14。第一 IC芯片12被設(shè)計(jì)和配置成形成多個(gè)圖像傳感器，并且第二 IC芯片14被設(shè)計(jì)和配置成形成包括圖像傳感器的驅(qū)動(dòng)電路/器件的多個(gè)邏輯電路。
[0048]第一 IC芯片12包括第一襯底16。在一個(gè)實(shí)施例中，第一襯底包括硅。第一襯底可以附加或可選地包括一些其他合適的元素半導(dǎo)體；合適的化合物半導(dǎo)體；或者合適的合金半導(dǎo)體。
[0049]第一 IC芯片12包括多個(gè)摻雜區(qū)以及被配置成形成對(duì)光子或其他圖像輻射敏感的圖像傳感器18的其他部件。在一個(gè)實(shí)施例中，圖像傳感器18包括光電二極管，諸如基于CM0SFET的光電二極管或其他光敏器件。在一個(gè)實(shí)例中，圖像傳感器是基于背照式CM0SFET的圖像傳感器。在本實(shí)施例中，第一 IC芯片12也包括其他部件，諸如分別形成在光電二極管18上的傳輸門(圖3中的“TX”)。第一 IC芯片12包括形成在第一襯底16上的互連結(jié)構(gòu)(也稱為第一互連結(jié)構(gòu))。第一互連結(jié)構(gòu)包括金屬線、通孔和接觸件，以提供水平和垂直電布線?；ミB結(jié)構(gòu)可以包括多個(gè)金屬層，諸如第一金屬層(“Ml”)、第二金屬層(“M2”)…等。第一互連結(jié)構(gòu)包括被配置成電布線20的多個(gè)導(dǎo)電部件，以提供到傳輸門的電布線。
[0050]第二 IC芯片14包括第二襯底22。在本實(shí)施例中，第二襯底22基本類似于第一襯底16。例如，第二襯底包括硅。
[0051]第二 IC芯片14包括多個(gè)微電子器件，諸如形成在第二襯底22上的基于CM0SFET的邏輯器件。具體地，第二 IC芯片14包括被配置成驅(qū)動(dòng)圖像傳感器18的多個(gè)微電子器件。在一個(gè)實(shí)施例中，圖像傳感器的驅(qū)動(dòng)器件包括重置(RST)器件、源極跟隨器(SF)以及行選擇器(RS)。在本實(shí)施例中，那些驅(qū)動(dòng)設(shè)備被配置在像素級(jí)中，使得那些器件的組與圖像傳感器18的一個(gè)像素或者圖像傳感器陣列中的像素子集耦合。因此，圖像傳感器的驅(qū)動(dòng)器件之間的耦合都是基于像素的，并且連接兩者的導(dǎo)電部件需要適當(dāng)?shù)乇辉O(shè)計(jì)和配置為提供具有芯片面積效率的這種能力。
[0052]第二 IC芯片14也包括形成在第二襯底22上的互連結(jié)構(gòu)(也稱為第二互連結(jié)構(gòu))。第二互連結(jié)構(gòu)包括多個(gè)金屬層，諸如第一金屬層、第二金屬層、…、以及頂部金屬(“TM”)。圖3中示出了處于頂部金屬層中的其中一根金屬線。
[0053]第一 IC芯片12和第二 IC芯片14通過合適的接合機(jī)制機(jī)械地接合在一起。第一IC芯片12和第二 IC芯片14通過一個(gè)或多個(gè)背面深接觸(圖3中的“BDCT”)部件電耦合在一起。BDCT部件形成在第一 IC芯片12的互連結(jié)構(gòu)的深溝槽中，并且進(jìn)一步延伸至第二 IC芯片14的互連結(jié)構(gòu)，并且被配置為與其他導(dǎo)電部件一起將第二 IC芯片14中的驅(qū)動(dòng)器件和第一 IC芯片12中的圖像傳感器18電耦合在一起。
[0054]由于BDCT部件是基于像素的，具有小占位面積(footprint)，所以BDCT部件在朝向第一或第二襯底的俯視圖中具有小尺寸。在一個(gè)實(shí)例中，BDCT部件的尺寸小于I微米。具體地，BDCT部件從第一襯底16中的第一互連結(jié)構(gòu)的接觸部件24延伸到形成在第二襯底22中的導(dǎo)電部件(在圖3中稱為“BSSI”部件)。BSSI部件嵌入第二襯底22中并且通過背面硅(BSSI)蝕刻形成該BSSI部件。BDCT部件延伸穿過第二互連結(jié)構(gòu)的第一金屬層(“Ml”)中的第一金屬線和頂部金屬(“TM”)層中的第二金屬線。在本實(shí)施例中，BDCT在不同部分中具有不同的尺寸。BDCT包括在BSSI部件和第二金屬線之間的第一部分以及在第二金屬線和第一金屬線之間的第二部分。如圖3所不，第一部分具有第一尺寸(第一寬度)，并且第二部分具有大于第一尺寸的第二尺寸(第二寬度)?？梢酝ㄟ^包括多種蝕刻的過程來實(shí)現(xiàn)該結(jié)構(gòu)。
[0055]如上所述，圖像傳感器和相應(yīng)的驅(qū)動(dòng)器件分別形成在兩個(gè)IC芯片上，更自由和靈活地重新配置和調(diào)節(jié)圖像傳感器和驅(qū)動(dòng)器件，用于改進(jìn)的性能和效率。在圖4的示意性俯視圖中示出了 3D圖像傳感器結(jié)構(gòu)10的一個(gè)這樣的實(shí)例。3D圖像傳感器結(jié)構(gòu)10包括形成在第一 IC芯片上的光電二極管(“ro”)和傳輸門(“TX”)。第一 IC芯片與第二 IC芯片機(jī)械地接合并且通過m)CT部件和BSSI部件與第二 IC芯片進(jìn)一步電耦合。BDCT和BSSI部件通過3D過程(procedure)形成在第二 IC芯片的背面上，隨后進(jìn)一步對(duì)其進(jìn)行描述。光電二極管的信號(hào)線20和接地線30被配置在像素邊緣上，并且通過3D連接的BDCT部件電耦合至邏輯電路/器件。
[0056]圖5是制造3D圖像傳感器結(jié)構(gòu)10的方法40的流程圖，并且圖6至圖12示出根據(jù)一個(gè)或多個(gè)實(shí)施例所構(gòu)造的處于各個(gè)制造階段的3D圖像傳感器結(jié)構(gòu)10。作為一個(gè)實(shí)施例，以晶圓級(jí)更有效地實(shí)現(xiàn)本方法40，并且在電耦合部件的接合和形成之后，通過切割來分離多個(gè)3D圖像傳感器芯片。
[0057]參考圖5至圖7，方法40開始于操作42，其中，將第一 IC結(jié)構(gòu)(圖像傳感器晶圓)12和第二 IC結(jié)構(gòu)(邏輯電路晶圓)14接合在一起，生成接合的3D圖像傳感器結(jié)構(gòu)10。如上所述，第一 IC結(jié)構(gòu)12包括形成在其上的諸如光電二極管的多個(gè)光敏器件。圖像傳感器芯片12包括諸如硅晶圓的半導(dǎo)體襯底16。圖像傳感器結(jié)構(gòu)12進(jìn)一步包括形成在半導(dǎo)體襯底16中的圖像傳感器。圖像傳感器結(jié)構(gòu)12也包括第一互連結(jié)構(gòu)62，該第一互連結(jié)構(gòu)具有形成在多個(gè)層間介電(ILD)材料層中的多條金屬線、通孔和接觸件。圖7中示出了第一互連結(jié)構(gòu)的第一金屬層中的金屬線70。
[0058]在本實(shí)施例中，第二 IC結(jié)構(gòu)14是ASIC晶圓。具體地，第二 IC結(jié)構(gòu)14包括諸如硅晶圓的半導(dǎo)體襯底22以及形成在半導(dǎo)體襯底22上的多個(gè)邏輯器件的邏輯電路。邏輯器件包括用于多個(gè)邏輯功能的基于CM0SFET的器件和要耦合至圖像傳感器的諸如RST、SF和RF的驅(qū)動(dòng)器件。
[0059]第二 IC結(jié)構(gòu)14包括形成在半導(dǎo)體襯底22上的第二互連結(jié)構(gòu)64?；ミB結(jié)構(gòu)64包括被配置成提供電布線并且與邏輯器件耦合的多條金屬線(位于相應(yīng)的金屬層中)、通孔和接觸件?；ミB結(jié)構(gòu)64 (或互連結(jié)構(gòu)62)的形成包括合適的過程，諸如用于銅連接的鑲嵌工藝。在該方法中，沉積層間介電材料層，并且使用光刻工藝和蝕刻進(jìn)行圖案化以形成溝槽。沉積諸如銅的金屬以填充溝槽，并且通過化學(xué)機(jī)械拋光(CMP)進(jìn)一步拋光以去除多余的金屬并平坦化頂面。沉積到溝槽中的金屬可以包括:通過物理汽相沉積(PVD)的勢(shì)壘層(諸如氮化鈦或氮化鉭)、通過PVD的銅晶種層和通過電鍍的塊狀銅。在圖7中，示出了頂部金屬層中的金屬部件66。
[0060]接合工藝被設(shè)計(jì)成以兩個(gè)互連結(jié)構(gòu)夾置在兩個(gè)半導(dǎo)體襯底之間的構(gòu)造接合兩個(gè)IC結(jié)構(gòu)。具體地，在3D圖像傳感器結(jié)構(gòu)中，第一互連結(jié)構(gòu)62和第二互連結(jié)構(gòu)64夾置在兩個(gè)襯底16和22之間。接合工藝可以實(shí)現(xiàn)合適的接合機(jī)制，諸如熔融接合、共晶接合或其他接合技術(shù)。
[0061]方法40可以包括操作44，其中，使第二襯底22減薄，使得半導(dǎo)體襯底22 (在該情況下為硅晶圓)的厚度減小。減薄工藝可以包括諸如化學(xué)機(jī)械拋光(CMP)的合適的拋光或研磨工藝。
[0062]參考圖5和圖8，方法40進(jìn)行至操作46，圖案化第二襯底22，以形成限定用于BDCT部件的區(qū)域的一個(gè)(或多個(gè))開口 72。通過半導(dǎo)體襯底22的開口 72露出開口內(nèi)的第二互連結(jié)構(gòu)64。圖案化工藝包括光刻工藝和蝕刻。在一個(gè)實(shí)例中，光刻工藝包括:在半導(dǎo)體襯底22上涂覆光刻膠層；對(duì)光刻膠層執(zhí)行光刻曝光；以及顯影曝光的光刻膠層，以形成圖案化的光刻膠層。蝕刻被設(shè)計(jì)成選擇性地蝕刻半導(dǎo)體襯底22 (在本實(shí)施例中，選擇性地蝕刻硅)。在圖案化第二襯底22的另一個(gè)實(shí)施例中，可以采用硬掩模。例如，在半導(dǎo)體襯底22上沉積硬掩模層，通過光刻工藝形成圖案化的光刻膠層，將圖案化的光刻膠層用作蝕刻掩模，對(duì)硬掩模層實(shí)施蝕刻工藝，并且此后將圖案化的硬掩模層用作蝕刻掩模，對(duì)第二襯底22實(shí)施另一蝕刻工藝。在又一實(shí)例中，光刻工藝可以包括其他合適的技術(shù)，諸如紫外線(UV)光亥IJd^UV (DUV)光刻、超UV (EUV)光刻或者電子束光刻。在又一實(shí)例中，光刻工藝可以由其他合適的技術(shù)代替，諸如分子壓印或無掩模光刻。
[0063]參考圖5和圖9,方法40進(jìn)行至操作48,其中，形成用于后端深接觸(backend deepcontact)的一個(gè)或多個(gè)深互連溝槽74。深互連溝槽74從第二 IC結(jié)構(gòu)14垂直地延伸到第一 IC結(jié)構(gòu)12。具體地，深互連溝槽74從第二 IC結(jié)構(gòu)14的第二互連結(jié)構(gòu)64延伸到第一IC結(jié)構(gòu)12的第一互連結(jié)構(gòu)62。深互連溝槽74包括具有不同尺寸的第一溝槽部分和第二溝槽部分。第一溝槽部分垂直地跨越在第一互連結(jié)構(gòu)的第一金屬層中的金屬線70和第二互連結(jié)構(gòu)的頂部金屬層中的金屬線66之間。第二溝槽部分在第二 IC結(jié)構(gòu)中，并且從第二互連結(jié)構(gòu)的頂部金屬層中的金屬線66垂直地跨越到第二襯底22。在本實(shí)例中，第一溝槽部分具有第一水平尺寸(第一溝槽寬度)Wl，并且第二溝槽部分具有大于Wl的第二水平尺寸(第二溝槽寬度)W2，由此在第一 IC結(jié)構(gòu)12中提供用于圖像傳感器的更多空間。
[0064]深互連溝槽74與金屬線66和70對(duì)準(zhǔn)，因此，通過要形成的相應(yīng)BDCT部件將金屬線66和70電耦合在一起，由此提供第一 IC結(jié)構(gòu)和第二 IC結(jié)構(gòu)之間的電互連，具體地提供第一 IC結(jié)構(gòu)12中的圖像傳感器和第二 IC結(jié)構(gòu)14中的邏輯器件之間的電互連。
[0065]深互連溝槽74的形成包括多種蝕刻工藝。由于第二互連結(jié)構(gòu)包括形成在一個(gè)或多個(gè)ILD材料層中的多個(gè)金屬部件。ILD材料層包括合適的介電材料，諸如氧化娃、氮化娃、氮氧化硅、聚酰亞胺、旋涂玻璃(SOG)、摻氟硅酸鹽玻璃(FSG)、摻碳氧化硅和低k介電材料。蝕刻工藝被設(shè)計(jì)成選擇性地蝕刻ILD材料層。
[0066]在一個(gè)實(shí)施例中，深互連溝槽的形成類似于雙鑲嵌工藝，諸如先通孔雙鑲嵌工藝、先溝槽雙鑲嵌工藝或其他合適的雙鑲嵌工藝。在又一實(shí)施例中，金屬線66和70在蝕刻工藝中可以用作蝕刻停止層，以分別形成第一溝槽部分和第二溝槽部分。
[0067] 以下描述了具體實(shí)例中的深互連溝槽74的形成。將半導(dǎo)體襯底22用作蝕刻掩模，將第一蝕刻工藝應(yīng)用于ILD層，以通過第二半導(dǎo)體襯底22中的開口 72形成深互連溝槽74的第二溝槽部分。開口 72可以在第一蝕刻工藝期間擴(kuò)展至大尺寸。第一蝕刻工藝被設(shè)計(jì)有蝕刻劑，以選擇性地去除ILD材料層的介電材料，并且停止在金屬線66上。將第二蝕刻工藝應(yīng)用于金屬線66，以在溝槽內(nèi)開口于金屬線66。此后，施加包括光刻工藝和蝕刻的處理過程，以形成第一溝槽部分。在處理過程中，通過光刻工藝在半導(dǎo)體襯底22上以及第二溝槽部分中形成圖案化的光刻膠層。光刻工藝包括光刻膠涂覆、曝光和顯影，并且可以進(jìn)一步包括多個(gè)烘烤步驟，諸如軟烘、曝光后烘焙和硬烘。圖案化的光刻膠層包括限定用于第一溝槽部分的區(qū)域的開口。施加第三蝕刻工藝，以蝕刻第二互連結(jié)構(gòu)的ILD介電材料層以及第一互連結(jié)構(gòu)的ILD介電材料層。在一個(gè)實(shí)例中，在蝕刻劑和蝕刻選擇性方面，第三蝕刻工藝類似于第一蝕刻工藝。在又一實(shí)例中，第三蝕刻工藝停止在金屬線70上?？梢詫?shí)施能夠形成深互連溝槽74的其他合適的過程。例如，可以在金屬線70 (或66)上形成附加的蝕刻停止層，以停止用于形成第一溝槽部分(或者第二溝槽部分)的相應(yīng)的蝕刻工藝，以增強(qiáng)蝕刻控制。
[0068]參考圖5和圖10，方法40進(jìn)行至操作50，形成BDCT部件76。在一個(gè)實(shí)施例中，BDCT部件76的形成類似于通過雙鑲嵌工藝的金屬部件的形成。在又一實(shí)施例中，BDCT部件76的形成包括:用一種或多種導(dǎo)電材料填充深互連溝槽74 ；以及執(zhí)行CMP工藝，以去除沉積在第二襯底22上的多余的金屬并且平坦化頂面。在多個(gè)實(shí)例中，導(dǎo)電材料包括金屬或金屬合金，諸如銅、鎢、金屬硅化物、鋁或其他合適的導(dǎo)電材料。在另一個(gè)實(shí)例中，導(dǎo)電材料可以包括一個(gè)以上的材料層?？梢酝ㄟ^合適的技術(shù)沉積導(dǎo)電材料，諸如物理汽相沉積(PVD)、電鍍、化學(xué)汽相沉積(CVD)。在本實(shí)例中，BDCT部件76包括:勢(shì)壘層，諸如通過PVD所沉積的氮化鈦或氮化鉭；通過PVD形成在勢(shì)壘層上的銅晶種層；以及通過電鍍填充在深互連溝槽中的塊狀銅。
[0069]在本實(shí)施例中，在形成BDCT部件76期間，也用導(dǎo)電材料填充第二襯底22的開口72，由此在開口 72中形成另一個(gè)導(dǎo)電部分。通過圖10中的標(biāo)號(hào)76共同標(biāo)記開口 72中的導(dǎo)電材料的部分(在圖3中也稱為BSSI部件)。
[0070]另外，在襯底22和BDCT部件76上形成鈍化層78。通過諸如CVD的合適的方法所形成鈍化層78包括用于鈍化的合適的材料，諸如氧化硅層、氮化硅或其結(jié)合。
[0071]參考圖5和圖11，方法40可以包括操作52，其中，如果3D圖像傳感器結(jié)構(gòu)10太薄而沒有足夠的機(jī)械強(qiáng)度，則將載體襯底80 (諸如另一硅晶圓)接合至3D圖像傳感器結(jié)構(gòu)
10。在一個(gè)實(shí)例中，第二襯底22太薄。通過諸如熔融接合或共晶接合的合適的接合機(jī)制，將載體襯底80接合至第二襯底，以作為鈍化層80。
[0072]參考圖5和圖12，操作52可以包括在接合載體襯底80之后的減薄工藝。從背面使第一襯底16減薄，使得第一襯底16的厚度大幅減小。由此，形成在第一襯底16中的圖像傳感器能夠更有效地接收?qǐng)D像光，降低能量損耗。
[0073]方法40可以進(jìn)一步包括完成3D圖像傳感器結(jié)構(gòu)10的形成的其他操作。在一個(gè)實(shí)例中，方法40可以包括形成多個(gè)部件，以增強(qiáng)圖像傳感器的成像效果，諸如在第一襯底的背面上形成濾色鏡和微透鏡。在另一個(gè)實(shí)例中，方法40可以包括切割工藝，從而以晶圓級(jí)實(shí)施以上操作之后形成多個(gè)3D圖像傳感器芯片。
[0074]在多個(gè)實(shí)施例中描述了本發(fā)明公開的3D圖像傳感器結(jié)構(gòu)及其制造方法。在另一個(gè)實(shí)施例中，作為接合至3D圖像傳感器結(jié)構(gòu)的第三襯底的載體晶圓包括用于進(jìn)一步ISP功能增強(qiáng)的其他邏輯電路。例如，包括圖像傳感器的驅(qū)動(dòng)器件的多個(gè)邏輯器件被適當(dāng)?shù)胤植荚谶壿嬕r底和載體晶圓中，用于更多配置自由和設(shè)計(jì)靈活性，以增強(qiáng)3D圖像傳感器結(jié)構(gòu)的性能。在所公開的結(jié)構(gòu)和方法的另一個(gè)實(shí)施例中，圖像傳感器的驅(qū)動(dòng)器件被重新部署在邏輯襯底上，用于圖像傳感器性能改進(jìn)，諸如量子效率(QE)和滿阱容量(FWC)的擴(kuò)大。在又一個(gè)實(shí)施例中，3D圖像傳感器結(jié)構(gòu)中的圖像傳感器可以由其他傳感器代替，以利用3D結(jié)構(gòu)的優(yōu)點(diǎn)。
[0075]圖13示出在另一個(gè)實(shí)施例中根據(jù)本發(fā)明的各個(gè)方面所構(gòu)造的3D圖像傳感器結(jié)構(gòu)86的示意圖。3D圖像傳感器結(jié)構(gòu)86包括機(jī)械地接合在一起并且通過TSV部件(“TSV”)相互電耦合的第一 IC芯片12和第二 IC芯片14。第一 IC芯片12被設(shè)計(jì)并配置成形成多個(gè)圖像傳感器，并且第二 IC芯片14被設(shè)計(jì)并配置成形成包括圖像傳感器的驅(qū)動(dòng)電路/器件的多個(gè)邏輯電路。
[0076]第一 IC芯片12包括第一襯底16。在一個(gè)實(shí)施例中，第一襯底包括硅。第一襯底可以附加或可選地包括:一些其他合適的元素半導(dǎo)體；合適的化合物半導(dǎo)體；或者合適的合金半導(dǎo)體。
[0077]第一 IC芯片12包括多個(gè)摻雜區(qū)以及被配置為形成對(duì)光子或其他圖像輻射敏感的圖像傳感器18的其他部件。在一個(gè)實(shí)施例中，圖像傳感器18包括諸如基于CM0SFET的光電二極管的光電二極管或其他光敏器件。在一個(gè)實(shí)例中，圖像傳感器是基于背照式CM0SFET的圖像傳感器。在本實(shí)施例中，第一 IC芯片12也包括其他部件，諸如分別形成在光電二極管18上的傳輸門(“TX”)。第一 IC芯片12包括形成在第一襯底16上的互連結(jié)構(gòu)(也稱為第一互連結(jié)構(gòu))。第一互連結(jié)構(gòu)包括金屬線、通孔和接觸件，以提供水平和垂直電布線?；ミB結(jié)構(gòu)可以包括多個(gè)金屬層，諸如第一金屬層(“Ml”)、第二金屬層(“M2”)、…等。圖13中示出了示例性導(dǎo)電部件24和26 (諸如，在一個(gè)金屬層中的金屬線、或者相鄰金屬層之間的通孔、或者襯底和第一金屬層之間的接觸件)。在本實(shí)例中，導(dǎo)電部件24是接觸件，并且導(dǎo)電部件26是第一金屬層中的金屬線。接觸件24和金屬線26直接連接。第一互連結(jié)構(gòu)包括被配置為電布線20的多個(gè)導(dǎo)電部件，以提供到傳輸門的電布線。
[0078]第二 IC芯片14包括第二襯底22。在本實(shí)施例中，第二襯底22基本類似于第一襯底16。例如，第二襯底包括硅。
[0079]第二 IC芯片14包括多個(gè)微電子器件，諸如形成在第二襯底22上的基于CM0SFET的邏輯器件。具體地，第二 IC芯片14包括被配置成驅(qū)動(dòng)圖像傳感器18的多個(gè)微電子器件。在一個(gè)實(shí)施例中，圖像傳感器的驅(qū)動(dòng)器件包括重置(RST)器件、源極跟隨器(SF)以及行選擇器(RS)。在本實(shí)施例中，那些驅(qū)動(dòng)器件被配置在像素級(jí)中，使得那些器件的組與圖像傳感器18的一個(gè)像素或者圖像傳感器陣列中的像素的子集耦合。因此，對(duì)于圖像傳感器的驅(qū)動(dòng)器件之間的耦合是基于像素的，并且連接兩者的導(dǎo)電部件需要適當(dāng)?shù)乇辉O(shè)計(jì)和配置為提供具有芯片面積效率的這種能力。
[0080]第二 IC芯片14也包括形成在第二襯底22上的互連結(jié)構(gòu)(也稱為第二互連結(jié)構(gòu))。第二互連結(jié)構(gòu)包括多個(gè)金屬層，諸如第一金屬層、第二金屬層、…以及頂部金屬層。
[0081]第一 IC芯片12和第二 IC芯片14通過合適的接合機(jī)制機(jī)械地接合在一起。第一IC芯片12和第二 IC芯片14通過一個(gè)或多個(gè)TSV部件電耦合在一起。TSV部件形成在第一IC芯片12的第一互連結(jié)構(gòu)和第二 IC芯片14的第二互連結(jié)構(gòu)的深溝槽中，并且進(jìn)一步延伸至第二 IC芯片14的第二襯底22，并且被配置為與其他導(dǎo)電部件一起將第二 IC芯片14中的驅(qū)動(dòng)器件和第一 IC芯片12中的圖像傳感器18電稱合在一起。
[0082]與BDCT部件相比，在俯視圖中，TSV部件朝向第一或第二襯底具有更大的尺寸D。在一個(gè)實(shí)例中，TSV部件的尺寸為約10微米。在具體實(shí)例中，TSV部件從第一襯底16中的第一互連結(jié)構(gòu)的金屬線26延伸到第二襯底22。在另一個(gè)實(shí)例中，TSV部件的尺寸D從第二襯底22的頂部到第一 IC芯片的第一互連結(jié)構(gòu)的底部基本相同。TSV部件連接至金屬線24，并且通過其耦合至圖像傳感器18。TSV部件通過多個(gè)金屬部件耦合至第二 IC芯片14中的邏輯電路。在一個(gè)實(shí)施例中，多個(gè)導(dǎo)電部件形成在第二襯底22的背面中，并且連接至TSV部件。在另一個(gè)實(shí)施例中，導(dǎo)電部件可以形成在一個(gè)金屬層(例如，第二互連結(jié)構(gòu)中的第一金屬層)中。因此，邏輯器件通過TSV部件和形成在第二襯底22中的那些導(dǎo)電部件與圖像傳感器18耦合。可以通過包括光刻圖案化、蝕刻、勢(shì)壘層和金屬的沉積、以及拋光的過程來形成第二襯底22中的導(dǎo)電部件。
[0083]如上所述，圖像傳感器和相應(yīng)的驅(qū)動(dòng)器件分別形成在兩個(gè)IC芯片上，可以更自由和靈活地重新配置和調(diào)節(jié)圖像傳感器和驅(qū)動(dòng)器件，以用于改進(jìn)性能和效率。
[0084]圖14是制造3D圖像傳感器結(jié)構(gòu)86的方法88的流程圖，并且圖15至圖22示出根據(jù)一個(gè)或多個(gè)實(shí)施例所構(gòu)造的處于各個(gè)制造階段的3D圖像傳感器結(jié)構(gòu)86。作為一個(gè)實(shí)施例，本方法88以晶圓級(jí)更有效地實(shí)現(xiàn)，并且在電耦合部件的接合和形成之后，通過切割來分離多個(gè)3D圖像傳感器芯片。
[0085]參考圖14至圖16，方法88開始于操作90，其中，將第一 IC結(jié)構(gòu)(圖像傳感器晶圓)12和第二 IC結(jié)構(gòu)(邏輯電路晶圓)14接合在一起，生成接合的3D圖像傳感器結(jié)構(gòu)86。如上所述，第一 IC結(jié)構(gòu)12包括形成在其上的諸如光電二極管的多個(gè)光敏器件。圖像傳感器芯片12包括諸如硅晶圓的半導(dǎo)體襯底16。圖像傳感器結(jié)構(gòu)12進(jìn)一步包括形成在半導(dǎo)體襯底16中的圖像傳感器。圖像傳感器結(jié)構(gòu)12也包括具有形成在多個(gè)層間介電(ILD)材料層中的多條金屬線、通孔和接觸件的第一互連結(jié)構(gòu)62。圖16中示出了第一互連結(jié)構(gòu)中的一個(gè)金屬層的金屬線70。
[0086]在本實(shí)施例中，第二 IC結(jié)構(gòu)14是ASIC晶圓。具體地，第二 IC結(jié)構(gòu)14包括諸如硅晶圓的半導(dǎo)體襯底22以及形成在半導(dǎo)體襯底22上的多個(gè)邏輯器件的邏輯電路。邏輯器件包括用于多種邏輯功能的基于CM0SFET的器件和要耦合至圖像傳感器的諸如RST、SF和RF的驅(qū)動(dòng)器件。
[0087]第二 IC結(jié)構(gòu)14包括形成在半導(dǎo)體襯底22上的第二互連結(jié)構(gòu)64。互連結(jié)構(gòu)64包括被配置成提供電布線并且與邏輯器件耦合的多條金屬線(在相應(yīng)的金屬層中)、通孔和接觸件?；ミB結(jié)構(gòu)64 (或者互連結(jié)構(gòu)62)的形成包括合適的過程，諸如用于銅連接的鑲嵌工藝。在該方法中，沉積層間介電材料層，并且使用光刻工藝和蝕刻進(jìn)行圖案化以形成溝槽。沉積諸如銅的金屬以填充溝槽，并且通過化學(xué)機(jī)械拋光(CMP)進(jìn)一步拋光以去除多余的金屬并且平坦化頂面。沉積到溝槽的金屬可以包括通過物理汽相沉積(PVD)的勢(shì)壘層(諸如氮化鈦或氮化鉭)、通過PVD的銅晶種層和通過電鍍的塊狀銅。
[0088]接合工藝被設(shè)計(jì)成以兩個(gè)互連結(jié)構(gòu)夾置在兩個(gè)半導(dǎo)體襯底之間的構(gòu)造接合兩個(gè)IC結(jié)構(gòu)。具體地，在3D圖像傳感器結(jié)構(gòu)中，第一互連結(jié)構(gòu)62和第二互連結(jié)構(gòu)64夾置在兩個(gè)襯底16和22之間。接合工藝可以實(shí)施合適的接合機(jī)制，諸如熔融接合、共晶接合或其他接合技術(shù)。
[0089]方法88可以包括操作92，其中，使第二襯底22減薄，使得半導(dǎo)體襯底22 (當(dāng)前情況下為硅晶圓)的厚度減小。減薄工藝可以包括合適的拋光或研磨工藝，諸如CMP。
[0090]參考圖14和圖17，方法88進(jìn)行至操作94，其中，將拋光停止層110沉積在第二襯底22的背面上。拋光停止層110用于在形成TSV部件期間停止拋光工藝。在本實(shí)施例中，拋光停止層110包括碳化硅，或者可選地包括對(duì)于拋光工藝具有有效阻力的其他合適的材料。通過諸如化學(xué)汽相沉積(CVD)的合適的沉積技術(shù)來形成拋光停止層110。拋光停止層110的厚度被設(shè)計(jì)成具有足夠的拋光阻力。
[0091]參考圖14和圖18，方法88進(jìn)行至操作96，其中，形成一個(gè)或多個(gè)TSV溝槽112。注意，TSV溝槽是指溝槽，并且TSV部件是指形成在TSV溝槽中的導(dǎo)電部件。TSV溝槽112從第二 IC芯片14垂直地延伸到第一 IC結(jié)構(gòu)12。具體地，TSV溝槽112延伸穿過第二襯底22和第二互連結(jié)構(gòu)64，并且延伸到第二 IC結(jié)構(gòu)12的第一互連結(jié)構(gòu)62中。在俯視圖中，TSV溝槽112朝向第一襯底16具有寬度尺寸(“D”)。在一個(gè)實(shí)例中，TSV溝槽112的寬度尺寸D在約5微米和15微米的范圍內(nèi)。在另一個(gè)實(shí)例中，寬度尺寸D為約10微米。TSV溝槽112與金屬線70對(duì)準(zhǔn)，并且露出金屬線70。
[0092]由于第二互連結(jié)構(gòu)包括形成在一個(gè)或多個(gè)ILD材料層中的多個(gè)金屬部件，所以TSV溝槽112的形成包括光刻工藝以及一種或多種蝕刻工藝。ILD材料層包括合適的介電材料，諸如氧化硅、氮化硅、氮氧化硅、聚酰亞胺、旋涂玻璃(S0G)、摻氟硅酸鹽玻璃(FSG)、摻碳氧化硅和低k介電材料。當(dāng)實(shí)施多于一種蝕刻步驟時(shí)，蝕刻工藝被設(shè)計(jì)成在相應(yīng)的蝕刻步驟中選擇性地蝕刻ILD材料層和硅。
[0093]下面根據(jù)一個(gè)實(shí)施例描述了 TSV溝槽112的形成。執(zhí)行光刻工藝，以形成圖案化的光刻膠層。施加蝕刻工藝，以蝕刻拋光停止層110、第二襯底22的硅材料以及第一互連結(jié)構(gòu)和第二互連結(jié)構(gòu)中的介電材料。在一個(gè)實(shí)例中，蝕刻工藝可以包括蝕刻穿過所有材料層的一個(gè)蝕刻步驟、或者可選地包括調(diào)節(jié)為蝕刻相應(yīng)材料的多個(gè)蝕刻步驟。在另一個(gè)實(shí)施例中，硬掩模層形成在第二襯底22的背面上，并且被圖案化以形成限定用于TSV溝槽112的區(qū)域的開口。此后，將圖案化的硬掩模層用作蝕刻掩模，通過一個(gè)或多個(gè)蝕刻步驟來圖案化多個(gè)材料層。在又一個(gè)實(shí)施例中，首先通過光刻工藝和蝕刻圖案化拋光停止層110，以形成限定用于硅通孔112的區(qū)域的開口。此后，將圖案化的拋光停止層110用作蝕刻掩模，通過一個(gè)或多個(gè)蝕刻步驟來圖案化多個(gè)材料層。通過諸如蝕刻選擇性或蝕刻時(shí)間的控制的機(jī)理，使形成TSV溝槽112的蝕刻工藝停止在金屬線70上。
[0094]參考圖14和圖19至圖21，方法88進(jìn)行至操作98，其中，形成一個(gè)或多個(gè)TSV部件。TSV部件是形成在TSV溝槽112中的導(dǎo)電部件，以提供第一 IC結(jié)構(gòu)12和第二 IC結(jié)構(gòu)14之間的電布線。
[0095]在一個(gè)實(shí)施例中，如圖19所示，襯里層114形成在TSV溝槽112中，特別是形成在TSV溝槽112的側(cè)壁上。襯里層114包括介電材料以提供包括隔離、防止擴(kuò)散和增強(qiáng)粘合的功能中的至少一個(gè)。在一個(gè)實(shí)施例中，襯里層114包括通過CVD或其他合適的沉積技術(shù)隨形成的氧化硅。
[0096]如圖20所示，導(dǎo)電材料層116在TSV溝槽112中被填充在襯里層114上。導(dǎo)電材料層116可以包括金屬(諸如銅、鋁或鎢)、金屬合金或其他合適的導(dǎo)電材料。導(dǎo)電材料層包括一種或多種導(dǎo)電材料。在一個(gè)實(shí)施例中，導(dǎo)電材料層116包括通過包括形成銅晶種層的物理汽相沉積(PVD)工藝和在銅晶種層上形成塊狀銅的電鍍工藝的過程所形成的銅。在又一實(shí)施例中，在銅晶種層的PVD沉積之前，將拋光工藝施加至圖像傳感器結(jié)構(gòu)86，以去除形成在TSV溝槽的底部上的工藝襯里層114，使得金屬線70在TSV溝槽中露出。
[0097]此后，將CMP工藝施加至第二襯底22的背面，以去除多余的導(dǎo)電材料并且平坦化第二襯底22的背面，由此形成如圖21所示的TSV部件118。CMP工藝被設(shè)計(jì)和調(diào)節(jié)成停止在拋光停止層110上。
[0098]方法88可以包括形成其他導(dǎo)電部件的其他操作，該其他導(dǎo)電部件使TSV部件118能夠電連接至第二 IC結(jié)構(gòu)14上的邏輯器件。因此，第一 IC結(jié)構(gòu)12中的圖像傳感器和第二IC結(jié)構(gòu)14中的邏輯器件通過TSV部件118電耦合。在一個(gè)實(shí)施例中，通過諸如鑲嵌工藝的合適的過程，導(dǎo)電部件(也稱為金屬跡線)形成在IC結(jié)構(gòu)14的背面上，以與第二互連結(jié)構(gòu)耦合?？蛇x地，金屬跡線在同一過程中與TSV部件共同形成。
[0099]參考圖14和圖22，方法88包括操作100，其中，在第二襯底22上形成鈍化層120。鈍化層120包括一個(gè)或多個(gè)材料層，以阻隔3D圖像傳感器結(jié)構(gòu)86和外部環(huán)境，諸如防止外部濕氣和其他污染物。在一個(gè)實(shí)施例中，鈍化層120包括通過CVD或其他合適的方法形成的氮化硅。在另一個(gè)實(shí)施例中，鈍化層120包括被配置為用于有效鈍化的氧化硅層和氮化娃層。
[0100]方法88可以進(jìn)一步包括其他操作，以完成3D圖像傳感器結(jié)構(gòu)86的形成。在一個(gè)實(shí)例中，方法86可以包括形成多個(gè)部件，以增強(qiáng)圖像傳感器的成像效果，諸如在第一襯底的背面上形成濾色鏡和微透鏡。在另一個(gè)實(shí)例中，方法88可以包括切割工藝，以在晶圓級(jí)中實(shí)施以上操作之后形成多個(gè)3D圖像傳感器芯片。
[0101]在另一個(gè)實(shí)施例中，方法88可以包括將載體襯底(諸如另一個(gè)硅晶圓)接合到3D圖像傳感器結(jié)構(gòu)86以增強(qiáng)機(jī)械強(qiáng)度的操作。在一個(gè)實(shí)例中，通過諸如熔融接合或共晶接合的合適的接合機(jī)制，將載體襯底接合到第二襯底的鈍化層80。
[0102]在又一個(gè)實(shí)施例中，方法88可以進(jìn)一步包括在接合載體襯底80之后使第一襯底減薄的操作。從背面使第一襯底16減薄，使得第一襯底16的厚度大幅減小。由此，形成在第一襯底16中的圖像傳感器能夠更有效地接收?qǐng)D像光，降低能量損耗。
[0103]在多個(gè)實(shí)施例中描述了本發(fā)明所公開的3D圖像傳感器結(jié)構(gòu)及其制造方法。在另一個(gè)實(shí)施例中，作為接合到3D圖像傳感器結(jié)構(gòu)的第三襯底的載體晶圓包括用于進(jìn)一步ISP功能增強(qiáng)的其他邏輯電路。例如，包括圖像傳感器的驅(qū)動(dòng)器件的多個(gè)邏輯器件被適當(dāng)?shù)胤植荚谶壿嬕r底和載體晶圓中，用于更多配置自由和設(shè)計(jì)靈活性，以增強(qiáng)3D圖像傳感器結(jié)構(gòu)的性能。在所公開的結(jié)構(gòu)和方法的另一個(gè)實(shí)施例中，圖像傳感器的驅(qū)動(dòng)器件被重新部署在邏輯襯底上，用于圖像傳感器性能改進(jìn)，諸如量子效率(QE)和滿阱容量(FWC)的擴(kuò)大。在又一個(gè)實(shí)施例中，3D圖像傳感器結(jié)構(gòu)中的圖像傳感器可以由其他傳感器代替，以利用3D結(jié)構(gòu)的優(yōu)點(diǎn)。
[0104]不同優(yōu)點(diǎn)可以存在于多個(gè)實(shí)施例中。在一個(gè)實(shí)施例中，不管邏輯電路如何，通過微調(diào)工藝改進(jìn)了圖像傳感器像素性能，這是因?yàn)檫壿嬰娐吩诮雍系綀D像傳感器晶圓之前，獨(dú)立地形成在邏輯電路晶圓中。因此，相對(duì)于現(xiàn)有方法中，管芯數(shù)量(工作管芯的數(shù)量)增加。其他優(yōu)點(diǎn)包括ISP功能增強(qiáng)，以及在多個(gè)實(shí)施例中容易擴(kuò)展至下一代生成工藝。
[0105]因此，本發(fā)明提供用于制造三維(3D)圖像傳感器結(jié)構(gòu)的方法的實(shí)施例。該方法包括:提供在其中形成圖像傳感器并且在其上形成第一互連結(jié)構(gòu)的圖像傳感器襯底以及在其中形成邏輯電路并且在其上形成第二互連結(jié)構(gòu)的邏輯襯底；以第一和第二互連結(jié)構(gòu)夾置在邏輯襯底和圖像傳感器襯底之間的構(gòu)造，將邏輯襯底接合至圖像傳感器襯底；以及形成從邏輯襯底延伸到第一互連結(jié)構(gòu)的導(dǎo)電部件，由此將邏輯電路電耦合至圖像傳感器。
[0106]本發(fā)明還提供圖像傳感器結(jié)構(gòu)的一個(gè)實(shí)施例。圖像傳感器結(jié)構(gòu)包括:具有多個(gè)成像傳感器的第一半導(dǎo)體襯底；形成在第一半導(dǎo)體襯底上的第一互連結(jié)構(gòu)；具有邏輯電路的第二半導(dǎo)體襯底；以及形成在第二半導(dǎo)體襯底上的第二互連結(jié)構(gòu)。以第一和第二互連結(jié)構(gòu)夾置在第一和第二半導(dǎo)體襯底之間的構(gòu)造，將第一和第二半導(dǎo)體襯底接合在一起。圖像傳感器結(jié)構(gòu)進(jìn)一步包括從第一互連結(jié)構(gòu)延伸到第二互連結(jié)構(gòu)的半導(dǎo)體通孔(TSV)部件，由此將邏輯電路電耦合至圖像傳感器。
[0107]本發(fā)明還提供用于制造三維(3D)圖像傳感器結(jié)構(gòu)的方法的另一個(gè)實(shí)施例。該方法包括:提供在其中形成圖像傳感器并且在其上形成第一互連結(jié)構(gòu)的圖像傳感器襯底以及在其中形成邏輯電路并且在其上形成第二互連結(jié)構(gòu)的邏輯襯底；以第一和第二互連結(jié)構(gòu)夾置在邏輯襯底和圖像傳感器襯底之間的構(gòu)造，將邏輯襯底接合到圖像傳感器襯底；此后，使邏輯襯底減薄；以及此后，執(zhí)行蝕刻工藝，由此形成從邏輯襯底連續(xù)延伸穿過第二互連結(jié)構(gòu)中的第一金屬線并且與第一互連結(jié)構(gòu)中的第二金屬線接觸的后端深接觸(BDCT)部件，BDCT部件將邏輯電路電耦合至圖像傳感器。
[0108]以上概述了多個(gè)實(shí)施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)，來設(shè)計(jì)或修改用于執(zhí)行與在此介紹的實(shí)施例相同的目的和/或?qū)崿F(xiàn)與其相同的優(yōu)點(diǎn)的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該認(rèn)識(shí)到，這樣的等同構(gòu)造不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以作出多種修改、替換和更改。
【權(quán)利要求】
1.一種用于制造三維(3D)圖像傳感器結(jié)構(gòu)的方法，包括: 提供其中形成有圖像傳感器且其上形成有第一互連結(jié)構(gòu)的圖像傳感器襯底、以及其中形成有邏輯電路且其上形成有第二互連結(jié)構(gòu)的邏輯襯底； 以所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)夾置在所述邏輯襯底和所述圖像傳感器襯底之間的構(gòu)造，將所述邏輯襯底接合到所述圖像傳感器襯底；以及 形成從所述邏輯襯底延伸到所述第一互連結(jié)構(gòu)的導(dǎo)電部件，由此將所述邏輯電路電耦合至所述圖像傳感器。
2.根據(jù)權(quán)利要求1所述的方法，其中，形成所述導(dǎo)電部件包括:形成半導(dǎo)體通孔(TSV)部件。
3.根據(jù)權(quán)利要求2所述的方法，其中，形成所述TSV部件包括: 在所述邏輯襯底上沉積拋光停止層； 對(duì)所述拋光停止層、所述邏輯襯底、所述第二互連結(jié)構(gòu)和所述第一互連結(jié)構(gòu)執(zhí)行蝕刻工藝，由此在其中形成溝槽； 在所述溝槽的側(cè)壁上形成襯里層； 此后，用導(dǎo)電材料填充所述溝槽；以及 對(duì)所述邏輯襯底執(zhí)行化 學(xué)機(jī)械拋光工藝，以去除多余的導(dǎo)電材料。
4.根據(jù)權(quán)利要求3所述的方法，進(jìn)一步包括:在形成所述TSV部件之后，在所述邏輯襯底上形成鈍化層。
5.根據(jù)權(quán)利要求4所述的方法，其中， 形成所述鈍化層包括:形成氮化硅層；以及 形成所述襯里層包括:通過化學(xué)汽相沉積形成氧化硅層。
6.根據(jù)權(quán)利要求3所述的方法，其中， 形成所述襯里層包括:通過化學(xué)汽相沉積形成氧化硅層；以及填充所述溝槽包括:通過物理汽相沉積形成銅晶種層，以及通過鍍?cè)谒鰷喜壑行纬蓧K狀銅。
7.根據(jù)權(quán)利要求1所述的方法，其中，形成所述導(dǎo)電部件包括:形成后端深接觸(BDCT)部件，所述后端深接觸部件與所述第一互連結(jié)構(gòu)中的第一金屬線接觸并且延伸穿過所述第二互連結(jié)構(gòu)中的第二金屬線。
8.根據(jù)權(quán)利要求7所述的方法，進(jìn)一步包括:在將所述邏輯襯底接合到所述圖像傳感器襯底之后，使所述邏輯襯底減薄。
9.一種圖像傳感器結(jié)構(gòu),包括: 第一半導(dǎo)體襯底，具有多個(gè)成像傳感器； 第一互連結(jié)構(gòu)，形成在所述第一半導(dǎo)體襯底上； 第二半導(dǎo)體襯底，具有邏輯電路； 第二互連結(jié)構(gòu)，形成在所述第二半導(dǎo)體襯底上，其中，以所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)夾置在所述第一半導(dǎo)體襯底和所述第二半導(dǎo)體襯底之間的構(gòu)造，將所述第一半導(dǎo)體襯底和所述第二半導(dǎo)體襯底接合在一起；以及 半導(dǎo)體通孔(TSV)部件，從所述第一互連結(jié)構(gòu)延伸到所述第二互連結(jié)構(gòu)，由此將所述邏輯電路電耦合至所述圖像傳感器。
10.一種用于制造三維(3D)圖像傳感器結(jié)構(gòu)的方法，包括: 提供其中形成有圖像傳感器且其上形成有第一互連結(jié)構(gòu)的圖像傳感器襯底、以及其中形成有邏輯電路且其上形成有第二互連結(jié)構(gòu)的邏輯襯底； 以所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)夾置在所述邏輯襯底和所述圖像傳感器襯底之間的構(gòu)造，將所述邏輯襯底接合至所述圖像傳感器襯底； 此后，使所述邏輯襯底減??；以及 此后，執(zhí)行蝕刻工藝，由此形成從所述邏輯襯底連續(xù)延伸穿過所述第二互連結(jié)構(gòu)中的第一金屬線并且與所述第一互連結(jié)構(gòu)中的第二金屬線接觸的后端深接觸(BDCT)部件，所述BDCT部件將所 述邏輯電路電耦合至所述圖像傳感器。
【文檔編號(hào)】H01L23/482GK104051487SQ201410090101
【公開日】2014年9月17日 申請(qǐng)日期:2014年3月12日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】高敏峰, 楊敦年, 劉人誠(chéng), 莊俊杰, 洪豐基, 蔡紓婷, 林政賢, 蔡雙吉, 許文義 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司